用于降低模拟浮栅电池中的电荷损失的方法

摘要

响应于第一非易失性存储器(NVM)晶体管的编程的阈值电压，电压基准电路提供基准电压。通过将编程的电压施加到隧穿电容器的共同连接的源/漏区对第一NVM晶体管的阈值电压编程，所述源/漏区与第一NVM晶体管共用浮栅。在电压基准电路的正常工作期间，隧穿电容器的源/漏区被连接到第二NVM晶体管，该第二NVM晶体管与第一NVM晶体管的浮栅具有相同的电学和热特性。结果，从第一NVM晶体管的浮栅的电荷损失被有利地最小化。

说明书

相关申请

[0001]本申请涉及由Radu A.Sporea、Sorin S.Georgescu和ILieM.Poenaru在2006年12月4日提交的美国临时专利申请No.60/868,456，并且要求该美国临时专利申请的优先权。

技术领域

[0002]本发明涉及利用标准CMOS技术的非易失性可编程集成电路的领域。

背景技术

[0003]响应于存储在非易失性存储器晶体管的浮栅上的电荷，浮栅基准电路生成基准电压。典型地，通过编程电容器的薄氧化物对非易失性存储器晶体管编程。然而，在偏压被施加了长时间(尤其是在高温下)时，电荷可能通过该薄氧化物泄漏，从而不期望地影响生成的基准电压。因此，期望有一种用于在浮栅基准电路中对非易失性存储器晶体管精确地编程、并且随后在一段长时间内保持编程的电荷的电路。

发明内容

[0004]因此，本发明提供一种电压基准电路，该电压基准电路响应于第一非易失性存储器(NVM)晶体管的编程的阈值电压提供单端的基准电压。起初，通过与第一NVM晶体管共用浮栅的隧穿电容器对第一NVM晶体管的阈值电压编程。由薄氧化物层将该浮栅与隧穿电容器的编程端(即共同连接的源/漏区)分离。通过对隧穿电容器的编程端施加编程电压对第一NVM晶体管的阈值电压编程，从而引发穿过薄氧化物层的Fowler-Nordheim隧穿。

[0005]在电压基准电路的正常操作期间，以与第二NVM晶体管成电流镜的配置连接第一NVM晶体管。输入耦合到第二NVM晶体管和第一NVM晶体管的漏极的差动放大器提供基准电压作为输出。此外，在正常操作期间，隧穿电容器的编程端被连接到半导体结构(如第三NVM晶体管)，该半导体结构被配置为具有与第一NVM晶体管的浮栅相同的电学和热特性。结果，在正常操作期间，在宽操作条件范围内，编程端的电压保持基本等于第一NVM晶体管的浮栅的电压，从而最小化通过隧穿电容器的电荷损失。

[0006]考虑到下面的实施方式和附图，本发明将被更充分地理解。

附图说明

[0007]图1是根据本发明一个实施例的CMOS浮栅电压基准电路的一部分的电路图。

[0008]图2是图1的CMOS浮栅电压基准电路的部份电路图，根据本发明一个实施例，该CMOS浮栅电压基准电路被配置为设置NVM晶体管的阈值电压。

[0009]图3是图1的CMOS浮栅电压基准电路的部份电路图，根据本发明一个实施例，该CMOS浮栅电压基准电路被配置为对NVM晶体管执行擦除操作。

[0010]图4是图1的CMOS浮栅电压基准电路的部份电路图，根据本发明一个实施例，该CMOS浮栅电压基准电路被配置为对NVM晶体管编程。

[0011]图5是根据本发明一个实施例的图1的以正常操作模式配置的CMOS浮栅电压基准电路的部份电路图。

[0012]图6是根据本发明替代实施例的CMOS浮栅电压基准电路的一部分的电路图。

具体实施方式

[0013]图1是根据本发明一个实施例的CMOS浮栅电压基准电路100的一部分的电路图。电路100包括p沟道MOS晶体管101-103、n沟道非易失性存储器(NVM)晶体管104-106、薄电介质隧穿电容器107、n沟道MOS晶体管108、电容器109、开关110-114、差动放大器115以及偏压控制电路140。

[0014]通常，CMOS浮栅电压基准电路100在比较器115的输出处生成基准输出电压V_OUT，比较器115的输入端耦合到NVM晶体管104和105的漏极。起初，用期望的电荷对电容器109(即，NVM晶体管105的浮栅125)编程，同时控制施加到NVM晶体管104的控制栅和浮栅的电压。在编程结束之后，比较器115的输出被反馈到NVM晶体管104的控制栅和浮栅以产生输出基准电压V_OUT。在一个实施例中，CMOS电压基准电路100使用两个NVM晶体管，其中对这些NVM晶体管中的一个的浮栅进行放电(通过例如UV辐照)，同时用期望的电荷对另一个NVM晶体管的浮栅编程。在另一实施例中，可以如共同拥有的美国专利申请No.11/355,394或共同拥有的美国专利申请序号11/611,665中所述地实现完整的CMOS电压基准电路。

[0015]非易失性存储器晶体管104、105和106分别包括浮栅124、125和126，并且分别包括控制栅134、135和136。NVM晶体管104-106具有相同的几何结构和横向(transversal)结构。NVM晶体管104-106的体区被接地。非易失性存储器晶体管104-106中的每一个都具有标准双多晶硅栅结构，其中电介质厚度足够大(如大于100埃)，从而防止从浮栅124-126泄漏电荷。在一个实施例中，通过具有约150-250埃厚度的有效二氧化硅的电介质将浮栅124-126中的每一个与对应的控制栅134-136分离。该电介质可以是例如氧化硅/氮化硅/氧化硅(ONO)的夹层结构。通过该电介质将存储器晶体管104和105的控制栅134和135电容性地耦合到其各自的浮栅124和125。由于考虑到下面公开的内容，出于将要说明的原因，NVM晶体管106的控制栅136和浮栅126被电短路到NVM晶体管106的漏极。

[0016]具有电容值C1的电容器109耦合在非易失性存储器晶体管105的浮栅125和控制栅135之间。电容器109增加了到浮栅125的电容耦合，并且也帮助降低所需要的编程电压。

[0017]由如下浮栅晶体管形成隧穿电容器107，该浮栅晶体管具有共同耦合的源和漏区、与NVM晶体管105的控制栅135共同的控制栅以及与NVM晶体管105的浮栅125共同的浮栅。

[0018]在描述的实施例中，隧穿电容器107具有可以在约6到12伏范围内的高电压偏压下传导电流的薄电介质(约60-120埃的有效二氧化硅)。如下面更具体地描述，隧道电流通过隧穿电容器107的薄电介质到浮栅125，从而将非易失性存储器晶体管105的阈值电压改变为期望的电平。更具体地，隧穿电容器107允许通过在隧穿电容器107的薄电介质两端施加(任一极性的)大电压，从而通过Fowler-Nordheim传导对浮栅125进行电学充电。该物理过程为EEPROM存储器装置领域的技术人员所熟知。

[0019]非易失性存储器晶体管104-106的源极共同连接到n沟道晶体管108的漏极。n沟道晶体管108的源极被耦合到地，并且n沟道晶体管108的栅极被耦合以接收来自偏压控制电路140的偏压信号N-BIAS。非易失性存储器晶体管104、105和106的漏极被分别耦合到p沟道晶体管101、102和103的漏极。p沟道晶体管101-103的源和体区共同连接到V_DD电压源端。p沟道晶体管101和102的栅极共同连接到p沟道晶体管102的漏极。因此，以电流镜配置布置p沟道晶体管101和102。在描述的实施例中，p沟道晶体管101和102是相同的晶体管。结果，p沟道晶体管101-102和非易失性存储器晶体管104-105形成了两个匹配的电路分支。

[0020]p沟道晶体管103的栅极被耦合以接收来自偏压控制电路140的偏压信号P-BIAS。p沟道晶体管103的漏极和NVM晶体管106的漏极在端121处被耦合到开关112。开关110和111被配置为将非易失性存储器晶体管105的控制栅135选择性地分别耦合到接地端或擦除电压端VPE。开关112、113和114被配置为将隧穿电容器107的源/漏区选择性地分别耦合到端121、编程电压端VPW或接地端。

[0021]差动放大器115的输入端被耦合到p沟道晶体管101和102的漏极。差动放大器115的输出端被耦合到编程逻辑(未示出)和提供输出基准电压V_OUT的基准电压输出端。

[0022]通常，电路100以如下方式工作。起初，控制非易失性存储器晶体管104以使其具有接近于零的电荷。图2是示出根据本发明一个实施例的设置NVM晶体管104的浮栅电荷的电路图。在这个实施例中，起初，通过紫外线(UV)辐照(如使用标准EEPROM存储器处理的UV擦除过程)将非易失性存储器晶体管104的浮栅124放电到中性状态。注意，晶体管105-106的浮栅125-126典型地与浮栅124同时被放电。然而，在起初的放电结束之后，在电路100的整个操作期间，非易失性存储器晶体管104的阈值电压保持基本相同。即，在非易失性存储器晶体管104中已经设置了阈值电压之后，在浮栅124中或在浮栅124外没有有意的(intentional)电荷转移。

[0023]在非易失性存储器晶体管104中已经设置阈值电压之后，对非易失性存储器晶体管105执行擦除操作。图3是根据本发明一个实施例对NVM晶体管105执行擦除操作的电路图。在执行擦除操作之前，通过N-BIAS信号将通过n沟道晶体管108的电流设置为期望的电平。擦除操作在非易失性存储器晶体管105的浮栅125上设置初始的大负电荷(对应于高阈值电压)。为了执行擦除步骤，比较器115的输出被耦合到NVM晶体管104的控制栅134。闭合开关114并且打开开关112-113，从而将0伏的电压施加到隧穿电容器107的源/漏区。闭合开关111并且打开开关110，从而施加到擦除端VPE的擦除信号被耦合到NVM晶体管105的控制栅135和隧穿电容器107。擦除信号从0伏的低电压变化到15伏的高电压。在该操作期间，在隧穿电容器107的薄电介质的两端施加的电压产生Fowler-Nordheim隧穿电流，该隧穿电流用负电荷对浮栅125充电。

[0024]结果，非易失性存储器晶体管105的阈值电压被增加到相对大的值，典型地在2到8伏的范围内。浮栅125的最终电势和非易失性存储器晶体管105的对应阈值电压取决于施加的擦除信号的最高值。在这一步骤中，非易失性存储器晶体管105的精确的阈值电压不是关键的，因为该阈值电压仅设置了在该非易失性存储器晶体管105随后被编程之前的可接受的初始状态。

[0025]接着，非易失性存储器晶体管105被编程。更具体地，在闭环周期内，使用施加到存储器晶体管104的控制栅134上的电压(即IN管脚)作为基准电压，用精确的正电荷对非易失性存储器晶体管105的浮栅125编程。

[0026]图4是根据本发明一个实施例对NVM晶体管105编程的电路图。在该编程操作期间，将比较器115的输出从NVM晶体管104去耦合，并且将基准电压V_REF施加到NVM晶体管104的控制栅134(即IN管脚)。

[0027]闭合开关113并且打开开关112和114，从而将编程端VPW耦合到隧穿电容器107的源/漏区。闭合开关110并且打开开关111，从而将NVM晶体管105的控制栅135和隧穿电容器107耦合到地。编程信号施加到编程端VPW，其中该编程信号被提升到大于10伏的正值。因为控制栅135被接地，因此施加在隧穿电容器107的薄电介质两端的电压产生Fowler-Nordheim隧穿电流，该隧穿电流从浮栅125移除负电荷。结果，非易失性存储器晶体管105的阈值电压被降低。注意，在擦除操作和编程操作期间，在隧穿电容器107两端施加的高电压具有不同的极性。

[0028]随着更多的负电荷被从浮栅125移除，晶体管105的阈值电压继续降低，从而导致增加的电流流过非易失性存储器晶体管105。非易失性存储器晶体管105的编程继续进行，直到通过NVM晶体管105的漏电流等于通过存储器晶体管104的漏电流。当NVM晶体管105的漏电流变得大于通过存储器晶体管104的漏电流时，差动放大器115的输出改变状态，从而(通过关掉施加到编程端VPW的编程信号)通知编程逻辑(未示出)停止编程操作。此时，非易失性存储器晶体管105的阈值电压被编程为精确表示在编程期间施加到NVM晶体管104的控制栅134的基准电压V_REF的值。

[0029]由此，启动正常操作模式，其中NVM晶体管104和105被耦合到差动放大器115，从而使差动放大器115输出基准电压V_OUT，该基准电压V_OUT相应于NVM晶体管105的编程的阈值电压。用这种方式，在低阻抗节点上提供稳定而精确的基准电压。

[0030]图5是示出根据本发明一个实施例的正常操作模式的电路图。在图5中更详细地示出偏压控制电路140。在示出的实施例中，偏压控制电路140包括p沟道晶体管141、n沟道晶体管142以及N-BIAS电压产生器145。

[0031]为了启动正常操作模式，比较器115的输出端被耦合到NVM晶体管104的控制栅134(并且从外部基准电压V_REF去耦合NVM晶体管104)。闭合开关110并且打开开关111，从而将NVM晶体管105的控制栅135和隧穿电容器107耦合到地。另外，闭合开关112并且打开开关113和114，从而将隧穿电容器107的源/漏区连接到端121。

[0032]在这些条件下，p沟道晶体管101-102促使相同的电流分别流过NVM晶体管104和105的漏极。通过差动放大器115将NVM晶体管104和105的漏电流之间的任何不均衡放大。差动放大器115的输出被反馈到NVM晶体管104的控制栅134，从而确保通过NVM晶体管104和105的电流相等并且两个浮栅124和125被保持在相同的电压处。结果，输出基准电压V_OUT对应于浮栅125的编程的电压。

[0033]通过闭合开关112，隧穿电容器107的源/漏区共同连接到PMOS晶体管103的漏极、NVM晶体管106的漏极、NVM晶体管106的控制栅136以及NVM晶体管106的浮栅126。因为下面的原因，通过开关112提供的连接是重要的。

[0034]在薄电介质两端的电压具有不同于0伏的值时，隧穿电容器107的薄电介质是从电容器109的不希望的电荷泄漏的来源。通过隧穿电容器107的薄电介质的电荷损失随温度增加。

[0035]为了消除通过隧穿电容器107的薄电介质的电荷泄漏，开关112将隧穿电容器107的编程端(即源/漏区)连接到与浮栅125相同的电位并且显示出与浮栅125相同的温度依赖性。结果，相同的基于温度的电压改变发生在隧穿电容器107的浮栅125和源/漏区上。因此，在随着温度改变，在隧穿电容器107的浮栅125和源/漏区两端保持零电压差，从而最小化电荷泄漏。

[0036]以下面的方式向端121提供与浮栅125相同的电势和相同的温度依赖性。在偏压控制电路140之中，p沟道晶体管141与p沟道晶体管101-103相同，并且n沟道晶体管108是n沟道晶体管142三倍大。结果，流过n沟道晶体管142的电流(因此流过p沟道晶体管141的电流)等于流过n沟道晶体管108的电流的三分之一。因为以电流镜配置布置p沟道晶体管141和103，所以流过p沟道晶体管103的电流等于流过p沟道晶体管141的电流，或等于通过n沟道晶体管108的电流的三分之一。因此，通过NVM晶体管106的电流也等于通过n沟道晶体管108的电流的三分之一。

[0037]通过n沟道晶体管108的剩余的三分之二电流流过p沟道晶体管101和102。如上所述，这些p沟道晶体管101-102的配置导致通过这些晶体管的电流基本相等。从而，流过p沟道晶体管101和102中的每一个的电流与通过n沟道晶体管108的电流的三分之一近似相等。从而，基本相等的电流流过p沟道晶体管101、102和103。因此，基本相等的电流也流过相关联的NVM晶体管104、105和106。

[0038]如上所述，NVM晶体管106与NVM晶体管104和105具有相同的几何和横向结构。然而，NVM晶体管106的漏极、控制栅136和浮栅126被电短路。因为NVM晶体管106的浮栅126与NVM晶体管105的浮栅125是相同的，因此这些浮栅的电学和热特性基本相同。因此，通过将隧穿电容器107的源/漏区耦合到NVM晶体管106的浮栅126，隧穿电容器107的源/漏区的电学和热特性与浮栅125的电学和热特性基本相同。保持通过这些NVM晶体管105和106的电流相等将使这些NVM晶体管具有基本相同的工作条件。

[0039]在这些条件下，在隧穿电容器107的源/漏区和浮栅125之间保持零电压降，基本上消除通过隧穿电容器的薄电介质从电容器109的电荷损失。

[0040]本发明有利地增加了编程基准电压的精确性，增加了编程基准电压随着时间的稳定性，降低了实现基准电压电路所需的电流消耗，并且占用(preserve)小的总电路面积。

[0041]图6是根据本发明的替代实施例的CMOS浮栅电压基准电路600的一部分的电路图。因为CMOS浮栅电压基准电路600与CMOS浮栅电压基准电路100(图1)类似，所以在图1和6中用类似的附图标记标明类似的元件。在图6的实施例中，非易失性存储器晶体管104的浮栅124和控制栅134被电短路，从而有效地使晶体管104变成表现出标准阈值电压的标准栅晶体管。在这个实施例中，在最开始，不需要用结合图2在上面描述的方式通过暴露于UV辐照而将晶体管104的浮栅124放电到中性状态。然而，可以用结合图3、4和5在上面描述的类似方式控制CMOS浮栅电压基准电路600实现擦除、编程和正常操作模式，产生类似的结果。

[0042]尽管已经结合具体实施例描述本发明，应该明白本领域技术人员可以对这些实施例进行变型。因此，本发明仅仅由下面的权利要求限定。