一种低功耗多模QC－LDPC码解码器及其工作方法

摘要

本发明涉及一种低功耗多模QC－LDPC码解码器硬件结构及其工作方法，解码器主要包括输入输出缓存、存储器阵列、算术逻辑运算阵列、互连网络和主控制器等部分，采用并行度为b的阵列式架构，以保证较高的数据吞吐量。其工作方法采用优化的归一化和积算法，重新配置两步迭代，优化中间存储信息，使之能够在保证纠错能力的前提下更加高效的完成软判决解码。这种设计方法适合于任意码率、任意码长的规则和非规则QC－LDPC码；大大减少片上存储资源，减少互联线网络，降低后端布线难度，提高芯片利用率，有效降低芯片功耗。