QC-LDPC码的优化设计及其解码器的硬件实现

摘要

低密度奇偶校验（LDPC）码是一种逼近香农极限的信道编码，它是由Gallager在1962年首次提出，然而由于受到当时技术的限制，LDPC码没能得到重视。直到1996年，LDPC码才被编码研究人再次发现，并将其进一步推广。近几年，LDPC码凭借其自身的众多优点，成为第四代移动通信技术（4G）的信道编码方案，再次被人们所关注。
　　近几年，研究LDPC码编解码器硬件实现的学者大量涌现。由于LDPC码校验矩阵结构具有随机性，因此给硬件实现带来很大的困难。准循环低密度奇偶校检（QC-LDPC）码的提出，其独特的准循环特性，降低了编解码的实现复杂度。之后，一些学者和专家基于TPMP算法提出了TDMP类算法，并提出了相应的分层解码算法及其分层解码结构。此解码结构能很好的在硬件消耗和解码性能之间取得平衡，因此成为QC-LDPC解码器的主流结构。
　　本文首先分析了LDPC和QC-LDPC码的相关概念，并重点研究了基于有限域乘群构造无短四环的QC-LDPC码的方法。
　　其次，重点研究了LDPC码的几种常用的软判决解码算法，通过软件仿真确定了归一化最小和算法校正因子的最优解为0.8。通过对各个解码算法的性能比较与详细分析，确定了分层解码算法为最优的硬件实现解码算法。通过软件仿真确定了硬件实现时数据量化比特数为7比特。
　　最后，利用Quartus II9.0软件，采用Verilog HDL语言，基于自顶向下的模块设计方法，对解码器进行了程序设计，并在Altera公司StratixII系列的EP2S60F484C4器件上，对所设计的解码器进行了布局布线与综合，利用ModelSim6.4a软件进行了仿真测试，验证了所设计解码器功能的正确性。解码器在最大迭代次数为5，工作时钟频率设为35MHz时，吞吐率已达到92.27Mbps。

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缩略词

第一章 绪论

1.1 数字通信系统

1.2 LDPC码的发展史及研究现状

1.3 LDPC码解码器硬件实现的发展及研究现状

1.4 极化码简介

1.5 论文的主要工作及章节安排

第二章 LDPC码分析

2.1 线性分组码原理

2.2 LDPC码原理分析

2.3 LDPC码的编码算法分析

2.4 LDPC码的应用

2.5 本章小结

第三章 QC-LDPC码的优化设计

3.1 QC-LDPC码的定义

3.2 QC-LDPC码消除短环的分析

3.3 QC-LDPC码校验矩阵的构造方法研究

3.4 本章小结

第四章 LDPC码的解码算法研究

4.1 概率域BP算法研究

4.2 对数域BP算法研究

4.3 最小和解码算法研究

4.4 归一化最小和算法研究

4.5 基于NMSA的分层解码算法研究

4.6 LDPC码解码算法的性能比较及分析

4.7 量化比特数的确定

4.8 本章小结

第五章 QC-LDPC码解码器的硬件设计

5.1 基于“自顶向下”设计方法的FPGA设计流程

5.2 QC-LDPC码的分层解码器结构设计

5.3 QC-LDPC码解码器整体架构设计

5.4 解码器每个子模块的详细设计

5.5 本章小结

第六章 QC-LDPC码解码器的FPGA综合结果与性能分析

6.1 解码器综合结果

6.2 解码器的仿真验证

6.3 解码器的性能分析

6.4 本章小结

总结与展望

参考文献

致谢

在学期间的研究成果及发表的学术论文