码率兼容的QC-LDPC编解码器硬件设计与实现

摘要

近年来，低密度奇偶校验码（Low Density Parity Code,LDPC）由于其接近香农限的优异性能，在各种通信系统中得到了广泛的应用。IEEE802.11n、IEEE802.16e以及DVB-S2标准中都采用了LDPC码作为其纠错编码，802.11ax也选用LDPC作为一种信道编解码。为了满足不同信道环境的通信质量的要求，有必要研究多码率的LDPC编解码实现方案以满足802.11ax系统的通信质量和吞吐量的需求。
　　QC-LDPC码是一种通过对基础矩阵循环移位得到的一种结构性（architecture-aware）的LDPC码，这种LDPC码以其准循环特征，大大降低了实现复杂度，从而可以达到更高的运算并行度和吞吐量。
　　本文首先基于SRAA和RLA算法，针对目前应用最为广泛的802.11标准规定的LDPC校验矩阵，给出了一种适用于FPGA的低复杂度的编码器实现方法，并通过仿真证明了该方法能够成功实现码率兼容。同时，本文从译码器的角度，介绍了三种主流的译码器实现方案，包括串行、并行、串-并行方案，并比较了三者的优缺点，在此基础上提出了一种基于串-并行结构的LDPC译码器。
　　最后通过对逻辑设计进行仿真和综合，验证了本文提出的编解码实现方案的完备性，在保持LDPC码良好性能的同时，满足了资源优化和吞吐量的性能要求。

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1 概述

1.1 课题背景

1.2 信道编码简介

1.3 课题意义

1.4 国内外研究现状

1.5 论文的主要研究内容

2 LDPC码的简介

2.1 LDPC码的构造

2.2 LDPC码的编码原理

2.3 LDPC码的译码原理

2.4 本章小结

3 码率兼容LDPC码的编码器设计

3.1 生成矩阵G的推导

3.2 SRAA算法和RLA算法回顾

3.3 LDPC编码器优化设计技术路线

3.4 码率兼容的讨论

3.5 与现有方案的比较

3.6 本章小结

4 码率兼容的LDPC解码器设计

4.1 BP译码算法回顾

4.2 最小和译码算法

4.3 码率兼容LDPC译码器FPGA设计

4.4 本章小结

5 优化方案硬件实现与结果分析

5.1 实现平台

5.2 FPGA开发流程简介

5.3 码率兼容LDPC编码器的实现和验证

5.4 码率兼容LDPC译码器的实现和验证

5.5 本章小结

6 总结

致谢

参考文献