机译:用于循环耦合QC-LDPC码的3.0 Gb / s吞吐量的硬件高效解码器
Department of Electronic and Information Engineering, Hong Kong Polytechnic University, Hong Kong;
Cyclically-coupled QC-LDPC code; FPGA implementation; QC-LDPC code; decoder architecture;
机译:用于QC-LDPC卷积码的2.0 Gb / s吞吐量解码器
机译:安排奇偶校验检查以提高流处理器上的QC-LDPC码的早期终止,分层解码的吞吐量
机译:具有TDMP调度的高通量QC-LDPC解码器的设计
机译:高吞吐量Turbo解码器的硬件高效架构
机译:适用于5G无线的高吞吐量FPGA QC-1DPC解码器架构。
机译:分层最小和迭代构建的一个区域高效和高吞吐量的后验概率LDPC解码器
机译:3.0 gb / s吞吐量的硬件高效解码器,用于循环耦合的QC-LDPC码