一种改善SOI电路ESD防护网络用的电阻结构

摘要

本发明涉及半导体技术领域，公开了一种改善SOI电路ESD防护网络用的电阻结构。该结构通过利用硅化物的导体特性，克服了半导体载流子导电电阻结构在高温时由于本征电离效应出现的电阻负温度特性问题，使得电阻在很大范围的ESD过程中不仅不会出现阻值变小降低电阻抬升电位能力的问题，反而会变大，提高了电阻抬升电位的能力。除此之外，此电阻还具有ESD后稳定的阻值特性，克服了半导体载流子导电电阻在ESD过程中出现的杂质回火效应问题，进一步减小了对电路电学特性的影响。利用本发明，一方面可以获得更稳定的ESD防护能力，另一方面在获得更稳定的ESD防护能力的同时可以降低ESD防护用电阻对电路电学特性的影响。

说明书

技术领域

本发明涉及半导体技术领域，尤其涉及一种改善SOI电路ESD防护网络用的电阻结构。

背景技术

随着半导体行业的发展，特别是进入深亚微米尺度以后，一方面氧化层的击穿电压将大幅度降低；另一方面由于绝缘体上硅(SOI)技术硅膜薄、散热能力差等特点使得输出管的漏端抗静电放电防护(ESD)能力也变得非常差。为了在SOI金属氧化物半导体(MOS)结构有限的导通能力下提高SOI电路自身的ESD电流泻放能力，必须在SOI电路的输出端/双向端串联电阻结构，使得在电路输出端/双向端对二极管施加反向偏置ESD电压时，输出端/双向端压焊垫上获得的电压比输出MOS管漏端的电压高，以推动旁路泻放ESD电流结构协助泻放ESD电流，达到提高SOI电路抗ESD能力的目的。

为了提高电路抗机器模型MM ESD电压能力，早期的很多ESD保护结构中在输入端采用过电阻保护，由于电阻放在输入PAD与二极管保护结构之间，流过的电流很大，而硅化物电阻由于比多晶硅电阻(半导体载流子导电电阻)具有更薄的导电通道和正的温度特性，使得电阻的导电薄膜在电流通过时发热过于严重很容易烧毁，因此在早期的应用中都采用多晶硅搀杂电阻(半导体载流子导电电阻)作为ESD保护用电阻结构。

但在近期的研究中发现，采用搀杂电阻作为输出端/双向端ESD保护电阻结构时，电阻在承受大的ESD电流过程中会由于电阻的本征电离问题出现负的温度特性，使得电阻抬升电位的能力比设计能力低一倍甚至数倍，导致电路的ESD防护能力与设计值大不相符。从而使得在采用多晶硅搀杂电阻(半导体载流子导电电阻)时，为了提高电阻实际抬升电位的能力不得不进一步加大电阻阻值，加大了电阻结构对电路电学特性的负面影响。

发明内容

(一)要解决的技术问题

有鉴于此，本发明针对上述问题，提供一种改善SOI电路ESD防护网络用的电阻结构，以减小对电路电学性能的负面影响；并设计出一种全局保护架构，通过避免电阻出现超出设计电流的情况，以解决本发明电阻容易烧毁的问题。

(二)技术方案

为达到上述目的，本发明提供了一种改善SOI电路ESD网络用的电阻结构，该电阻结构使用硅22或多晶硅32作为次要电阻导电薄膜；使用硅22上的硅化物21或多晶硅32上的硅化物31作为重要电阻导电薄膜。

优选地，所述硅22是绝缘体上硅SOI，包括不同搀杂杂质及搀杂浓度的SOI。

优选地，所述不同搀杂杂质及搀杂浓度是在室温下测试时，搀杂SOI的方块电阻比硅化物21的方块电阻大5倍以上的任意搀杂方式。

优选地，所述多晶硅32是制作栅电极时淀积的多晶硅，包括不同搀杂杂质及搀杂浓度的多晶硅。

优选地，所述不同搀杂杂质及搀杂浓度是在室温下测试时，搀杂多晶硅32的方块电阻比硅化物31的方块电阻大5倍以上的任意搀杂方式。

优选地，所述硅化物21和硅化物31是由金属和硅经过物理-化学反应形成的一种导电性介于金属和半导体之间的化合物，包括钛硅化物、钴硅化物或镍硅化物。

优选地，所述使用硅22上的硅化物21或多晶硅32上的硅化物31作为电阻主要导电薄膜，是电阻在通过电流时，电流大部分集中在硅化物21层或硅化物31层。

(三)有益效果

1、本发明提供的这种改善SOI电路ESD防护网络用的电阻结构，利用硅化物的导体特性(正的温度特性)，克服了ESD过程中电阻阻值突然降低，导致电阻抬升电位能力与设计值不符或为了满足ESD性能加大室温下电阻阻值造成的对电路电学性能的负面影响。

2、本发明提供的这种改善SOI电路ESD防护网络用的电阻结构，由于正的温度特性和更薄的导电通道存在的容易烧毁问题，在具体实施例中提供了一种全局保护架构，避免了电阻出现超出设计电流的情况，克服了本发明电阻容易烧毁的问题。

3、本发明提供的这种改善SOI电路ESD防护网络用的电阻结构，可以适当减小输出端电阻的室温阻值，减小串联电阻对电路电学性能的影响。

4、本发明提供的这种改善SOI电路ESD防护网络用的电阻结构，最终在ESD防护结构中，通过利用此电阻抬升输出端/双向端PAD电位的方法，大幅提升了电路的抗ESD能力。

附图说明

图1为本发明提供改善SOI电路ESD防护网络用的电阻结构剖面示意图；

图2为本发明涉及的2μm栅长，300μm栅宽的SOI NMOS管在不同漏端SAB宽度时的ESD IV特性曲线；

图3为本发明涉及的10μm长，150μm宽的半导体载流子导电电阻(N+搀杂多晶硅电阻)的ESD IV特性曲线；

图4为100μm长，20μm宽的本发明电阻(硅化物导电多晶硅电阻)的ESD IV特性曲线；

图5为50μm长，10μm宽的本发明电阻(硅化物导电多晶硅电阻)的ESD IV特性曲线；

图6为本发明电阻涉及的先进的ESD保护架构示意图。

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

如图1所示，本发明是利用硅22或者多晶硅32上的硅化物21、31作为电阻导电薄膜的一种ESD保护网络用电阻结构。所述的硅22或多晶硅32可以是方块电阻值比相应硅化物21、31的方块电阻值大5倍以上的任何搀杂方式的SOI硅薄膜或多晶硅薄膜。所述的硅化物21、31是指由金属和硅经过物理-化学反应形成的一种导电性介于金属和半导体之间的化合物，主要包括钛硅化物、钴硅化物或镍硅化物。

在这种电阻结构中，硅化物薄膜起主要导电作用，由于硅化物的正的温度特性，使得电阻在承受ESD电流时阻值会变大，克服了使用载流子导电电阻存在的承受大的ESD电流时阻值会降低数倍的问题。

与此同时，由于本发明电阻相对载流子导电电阻更容易烧毁，本发明在具体实施例中提供了一种方法，如图6所示：以输出端/双向端PAD 108对地线施加正的ESD电压为例，当输出端/双向端PAD 108对地线施加正的ESD电压时，输出端/双向端PAD 108与VDD之间的输出ESD保护结构(二极管)107导通，通过泻流管保护结构(NMOS管)111将ESD电流泻放到ESD测试系统的地线上，此时放置在输出端或双向端输出MOS(金属氧化物半导体)管203、203′的漏电极与本发明电阻结构之间的RC结构(由301′、302′组成)控制的输出泻流管结构105′在侦测到ESD电压后击穿，并被本发明电阻106限流，使得输出管203、203′漏极电压比输出端/双向端PAD 108低得多，保护了输出管203、203′不被ESD电流烧毁。由于ESD电流主要经过输出ESD保护结构二极管107、泻流管保护结构111通道释放掉，经过本发明电阻106的电流相对较小，不会发生烧毁问题。

以下将通过具体的实验数据进行进一步论述：

由于体硅互补型金属氧化物半导体(CMOS)技术存在天然的pnpn闩锁结构，虽然不断的技术改进可以使得体硅CMOS电路抗单粒子能力有所提升，但对于日益发展的航天需求由于其非闩锁免疫性而无法满足。为了克服此问题，国际上比较常用的方法是采用SOI CMOS工艺制作抗辐射电路，用此工艺制作出的集成电路由于薄的硅膜和全介质隔离特性，一方面减小了单粒子敏感区域，另一方面从根本上解决了pnpn寄生问题，从而大幅度提升了电路的抗单粒子能力。

但是与此同时，由于SOI导电硅膜薄，散热性差，使得其单个NMOS(N型金属氧化物半导体)管抗ESD能力非常差。如图2所示，300μm栅宽的NMOS管只能承受小于0.4A的ESD电流。(图中左边曲线是打完ESD后的漏电曲线，右边是100ns TLP(传输线脉冲发生器)系统施加ESD电流过程中的IV曲线，DSB是漏端的SAB宽度)。另外从图中还可以看出，虽然SAB对于击穿电压点起到了很好的推迟作用，但对NMOS管开始漏电的ESD电压点没有任何缓解作用。由此，虽然采用SAB技术能很好地提高器件抗ESD安全性，但无法改善电路的ESD免疫性能。也就是说，无法采用在体硅上常用在漏端进行SAB处理的ESD防护技术来提升SOI电路ESD免疫性能。

采用杂质导电电阻结构作为输出端/双向端的ESD防护网络用电阻时，虽然其可以通过很大的ESD电流，但由于半导体的本征电离问题，如下式所示：

$n_i=\sqrt{N_c{N}_v}·e^{(-\frac{E_g}{2k_{0}T})}$

随着温度的升高，本征载流子浓度呈指数增加，并在本征激发区成为主要的载流子。

n₀≈p₀

20欧姆杂质导电多晶硅电阻在ESD过程中的阻值变化如图3所示(图中25ns，50ns，75ns为100ns传输线脉冲发生器(TLP)系统施加ESD电流过程中的时间点)。电流较小时，电阻温度比较低，晶格散射增加了半导体的电阻率；电流继续增加，本征电离成为主要影响因素，本征载流子浓度大大超过杂质电离载流子浓度，电阻阻值剧烈下降。除此之外，由于杂质在ESD电流产生的高温下进行了回火，ESD过后电阻阻值也会与ESD电流相关，很不稳定。

与半导体载流子导电机理不同，硅化物呈现出了与金属导体一致的正温度特性。虽然本征激发产生的载流子浓度会影响电阻的阻值，但由于其导电能力比硅化物导电能力仍然相距甚远，相比于正的温度特性产生的影响，可以不作考虑，实验结果如图4所示。随着电流的增加，电阻剧烈增加，在1A左右时，电阻增加了约2倍。除此之外，由于电阻不存在自回火问题，ESD后的阻值表现也很稳定。

作为本发明电阻的一个特殊性能，比较图4及图5，可以发现改变电阻的尺寸可以改变电阻对电流的敏感特性，这是由于电阻尺寸不同，其散热及热容会有较大差别，在相同的电流通过电阻时，电阻的温度会有较大差别，导致了电阻阻值对电流的不同敏感特性。根据此特点，在对电阻阻值大小有限定时，可以将电阻尺寸设计到电阻需要通过的最大电流附近，用较小的室温电阻来获得一倍甚至数倍的ESD过程中电阻阻值。减小了串联电阻对电路电学性能的影响。

比较图3、图4、图5我们可以发现，硅化物电阻通过ESD电流能力比半导体载流子导电的电阻通过电流的能力要小很多，为了克服这一问题，可以通过改变ESD架构来限制流经电阻的电流，如图6所示，以输出端/双向端PAD 108为例，当对GND施加正的ESD电流时，放置在输出端或双向端输出金属氧化物半导体(MOS)管203、203′的漏电极与本发明电阻结构之间的RC结构(由301′和302′构成)控制的输出泻流管结构105′在侦测到ESD电压后击穿，电流在电阻106上产生一个电压降，以串联50欧姆为例，在输出泻流管通过200mA电流时产生的电压降大于10V，即输出端/双向端PAD 108与GND之间的电压降为输出泻流管105′(也是输出NMOS管203′)上的电压降加上电阻106上的电压降，远大于输出NMOS管203′上的电压降，此电压通过输出ESD保护结构(二极管)107与环线泻流管结构(NMOS管)111产生很大的ESD旁路电流，即在电阻通过200mA电流时，旁路ESD通道可以通过数安培的ESD电流，达到了电阻结构在保护输出管的同时自身也不会烧毁的目的，获得了良好的ESD性能。

以上所述的具体实施例，对本发明的目的、技术方案和有益效果进行了进一步详细说明，所应理解的是，以上所述仅为本发明的具体实施例而已，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。