无负载的包含有四个NMOS晶体管的静态随机存储器

摘要

本发明公开了一种静态随机存储器SRAM单元，以及加快该SRAM单元写入速度的方法。该静态随机存储器单元由具有双栅结构的N沟道FinFET组成，包含一对下拉NMOS管和一对存取NMOS管。一方面，存取MOS管具有较小的沟道长度，而下拉MOS管具有较大的沟道长度。在SRAM为保持模式时，存取MOS管相对于下拉MOS管有较大的漏电流，使得SRAM单元可以有效保持逻辑1。另一方面，SRAM单元中存储节点的电压分别被反馈到存取MOS管和下拉MOS管的背栅上。在SRAM为读取模式时，下拉MOS管相对于存取MOS管有较大的开启状态电流，使得SRAM单元可以有效保持逻辑0。

说明书

技术领域

本发明涉及半导体存储器件技术领域，特别是一种无负载的包含有四个N沟道(NMOS)晶体管的静态随机存储器(SRAM)。

背景技术

半导体存储器件一直朝着高集成度、高速度和低功耗的方向发展，具有巨大的市场需求。目前应用最广泛的半导体存储器件包括SRAM和动态随机存储器(DRAM)。DRAM具有较高的集成密度，但必须定时刷新以保持数据。SRAM则不需要刷新就可以保持数据，且具有高的速度和低的功耗，因而在现代的信息处理系统中具有非常重要的作用。

传统的SRAM单元具有6管结构，由六个MOS管组成。其基本结构含有两个CMOS反相器和两个NMOS存取管。两个CMOS反相器构成了一个数据锁存器。两个NMOS存取管的开启由字线控制，由两条位线写入或读出数据。6管SRAM单元具有较快的速度和很好的稳定性，但其单元面积过大，限制了其集成密度。人们因此提出了能显著减小单元面积的无负载4管SRAM单元。

图1示出了一种传统的无负载4管SRAM单元。该SRAM单元包含有2个作为存取管的PMOS管(P1，P2)和2个作为下拉管的NMOS管(N1，N2)。两个存取管的栅极都连接于字线(WL)上。P1管的源极连接于一条位线(BL)上，P2管的源极连接于该位线的互补位线(/BL)上。存储节点S1连接于P1管的漏极和N2管的栅极上。存储节点S2连接于P2管的漏极和N1管的栅极上。当S1的电压为高，S2的电压为低时，单元的存储状态为逻辑1。当S1的电压为低，S2的电压为高时，单元的存储状态为逻辑1。该单元没有负载电阻和上拉MOS管。存取管P1的阈值电压的绝对值被设计为小于N1的阈值电压的绝对值。在SRAM单元为保持模式时，当S1的电压为高时，P1和N1均关闭。由于P1管的阈值电压绝对值较小，使得其漏电流I_rent1远大于N1管的漏电流I_leak1，从而使S1节点的电压能保持为高。所以在这种SRAM单元中，P1管和P2管的沟道漏电流起到了负载电阻的作用。

图1给出的4管SRAM单元结构简单，可以有效的减小SRAM的单元面积。但由于该SRAM单元具有如下的缺点，使其未能得到广泛应用。首先，该SRAM单元依赖于对P1管和P2管阈值电压的调制来实现逻辑1状态的保持。在SRAM单元为保持的状态下，如果S1节点的电压为高，S2节点的电压为低，则N1和N2支路都有漏电流存在，使得该SRAM单元具有较大的静态功耗。其次，该SRAM单元具有较低的静态噪声容限(Static Noise Margin，SNM)。在400mV的低电源电压下，该SRAM单元的SNM小于30mV。对高密度的SRAM存储器来说该SNM值过小。再次，该单元由NMOS管和PMOS管组成。在版图中，PMOS管具有较大的面积，且在同等宽长比下具有较慢的速度。因此，PMOS管的存在限制了SRAM单元面积的进一步缩小。

在近期，有人提出了全部由NMOS管组成的无负载4管SRAM单元(US Patent，NO.us006920061-2B)。该SRAM单元具有如下缺点。

首先，该单元需要1)存取NMOS管的阈值电压远低于下拉NMOS管的阈值电压；2)写入时单独调整一列存取管P阱的电势以使得存取管开启。这些因素增加了制作工艺和外围SRAM控制电路的复杂性。

其次，为了保证读取时存储节点电压为低时状态的保持，下拉管的沟道宽度需要是存取管的三倍以上。

这些因素使得SRAM的面积不能进一步减小。

发明内容

(一)要解决的技术问题

有鉴于此，本发明的主要目的在于提供一种全部由NMOS FinFET组成的无负载4管SRAM单元，使其具有更小的面积，更高的集成度，较低的工作电压，和优异的稳定性。

(二)技术方案

为达到上述目的，本发明的技术方案是这样实现的：

一种静态随机存储器单元，该静态随机存储器单元包括：

第一位线端口和第二位线端口；

第一数据存储节点和第二数据存储节点；

一字线；

第一NMOS FinFET存取管，源和漏分别连接于第一位线端口和第一数据存储节点，顶栅连接于所述字线，背栅连接于第一数据存储节点；

第二NMOS FinFET存取管，源和漏分别连接于第二位线端口和第二数据存储节点，顶栅连接于字线，背栅连接于第二数据存储节点；

第一NMOS FinFET下拉管，源和漏分别连接于第一数据存储节点和地端，顶栅和背栅连接于第二数据存储节点；

第二NMOS FinFET下拉管，源和漏分别连接于第二数据存储节点和地端，顶栅和背栅连接于第一数据存储节点。

优选地，所述第一NMOS FinFET存取管、第二NMOS FinFET存取管、第一NMOS FinFET下拉管和第二NMOS FinFET下拉管具有相同的工艺参数和阈值电压。

优选地，所述第一NMOS FinFET存取管、第二NMOS FinFET存取管、第一NMOS FinFET下拉管和第二NMOS FinFET下拉管具有相同的沟道宽度，典型值为制作工艺所定义的最小特征尺寸。

优选地，所述第一NMOS FinFET存取管和第二NMOS FinFET存取管具有相同的沟道长度，典型值为22nm至45nm；

所述第一NMOS FinFET下拉管和第二NMOS FinFET下拉管具有较大的沟道长度，典型值为所述第一NMOS FinFET存取管和第二NMOS FinFET存取管沟道长度的两倍。

优选地，所述第一和第二数据存储节点的电压分别反馈到所述第一和第二NMOS FinFET存取管的背栅上，使得存取管的背栅与源的电压差保持为0V，保证存取管在静态随机存储器的保持状态下具有足够的漏电流。

优选地，所述第一和第二数据存储节点的电压交叉的反馈到所述第一和第二NMOS FinFET下拉管的背栅上，使得在开启状态下，所述第一和第二NMOS FinFET下拉管相对于所述第一和第二NMOSFinFET存取管有较大的沟道电流，在读取状态下，所述第一和第二数据存储节点保持为低的状态。

优选地，所述第一NMOS FinFET存取管、第二NMOS FinFET存取管、第一NMOS FinFET下拉管和第二NMOS FinFET下拉管是在绝缘体上硅SOI衬底上具有双栅结构的N沟道场效应晶体管NMOSFinFET。

优选地，该静态随机存储器单元为无负载的4管静态随机存储器单元。

一种加快静态随机存储器单元写入速度的方法，在静态随机存储器保持数据时，将静态随机存储器的位线接电源电压VDD，字线接地；在静态随机存储器写入数据时，将静态随机存储器的字线电压置于高于VDD的值，使得NMOS管所引起的阈值损失降低，从而加快静态随机存储器的写入速度。

(三)有益效果

本发明提供的4管SRAM单元，由于全部由N管构成，因此相对于传统的6管SRAM单元和包含有两个P管的4管SRAM单元，具有更小的面积。

另外，本发明提供的SRAM单元，可以工作在400mV电源电压下，并具有较好的稳定性，且不需要额外的工艺步骤。

附图说明

图1为传统的无负载4管SRAM电路结构示意图；

图2为本发明提供的无负载4管NMOS SRAM电路结构示意图；

图3为本发明提供的沟道宽度为32nm的FinFET漏电流随沟道长度变化的示意图；

图4为本发明提供的当SRAM单元为读状态时，存取管和下拉管的电流随存储节点电压而变化的特性；

图5为本发明SRAM单元读写状态的示意图，指示了增加其写入速度的方法

具体实施方式

为使本发明的目的、技术方案和优点更加清楚明白，以下结合具体实施例，并参照附图，对本发明进一步详细说明。

为使本发明的目的，方案和优点更加清楚，以下结合具体实施例，并参照附图，对本发明做进一步详细说明。

如图2所示，图2为本发明提供的无负载4管SRAM单元电路结构示意图。该SRAM单元包括存取管T1、T2，下拉管N1、N2和存储节点S1、S2。其中，T1、T2、N1、N2均为N沟道具有双栅结构的SOIFinFET(NMOS FinFET)，均含有前栅和背栅。一条字线WL连接于存取管T1和T2的前栅上。一条位线BL以及与其信号为互补的另一条位线BL′分别连接于T1和T2的漏极。存储节点S1连接于T1管的源极，N1管的漏极和N2管的前栅极上。存储节点S1还连接于T1管的背栅极和N2管的背栅极上。存储节点S2连接于T2管的源极，N2管的漏极和N1管的前栅极上。存储节点S2还连接于T2管的背栅极和N1管的背栅极上。N1管和N2管的源极均接地。当S1的电压为高，S2的电压为低时，SRAM单元的存储状态为逻辑1。当S1的电压为低，S2的电压为高时，SRAM单元的存储状态为逻辑1。

该SRAM单元的工作原理如下。在SRAM单元为保持模式时，位线BL与BL′电压均为电源电压VDD，也就是为高。字线WL电压接地，也就是为低，使得T1管与T2管均处于关闭状态。当存储状态为逻辑1时，S1的电压接近VDD，S2的电压接近0。N1管的前栅和背栅电压均为低，而N2管的前栅和背栅电压均为高。

一方面，由于存储节点地电压被同时反馈到存取管的前栅和背栅上，使得N1管和N2管相对于平面MOS管构成的存取管有更好的栅控能力，从而有效的增加了该SRAM单元的静态噪声容限(SNM)。在400mV电源电压下，本发明提供的SRAM单元在保持模式下的SNM可以达到80mV，而如图1所示的传统4管SRAM其保持模式下SNM小于30mV。

另一方面，为了使S1的电压能保持在高值，存取管T1在关闭状态下的漏电流要大于下拉管N1的漏电流。这是通过把N1管的沟道长度设置为大于T1管沟道长度实现的，其原理解释如下。

在MOS管沟道长度小于45nm时，由于短沟道效应的影响，栅极对沟道调控能力减弱，使得MOS管在关闭状态时的源漏之间的漏电流随沟道长度而迅速变化。图3示出了在栅压为0的条件下FinFET的沟道漏电流随沟道长度变化的典型特性图。可以看出，在栅压为0的条件下，沟道长度为64nm的NMOS管的沟道漏电流不到沟道长度为32nm的NMOS管漏电流的十分之一。因此，通过使用64nm沟道长度的下拉管N1和32nm沟道长度的存取管T1，就可以将S1的电压保持为约9/10VDD。该SRAM单元通过利用短沟道MOS管沟道长度对漏电流的显著的调制效应，避免了使用不同阈值电压的下拉管和存取管，从而简化了SRAM单元的工艺实现。

在SRAM单元为读取模式时，字线WL电压接VDD，位线BL与BL′的电压被预先充电到VDD。当存储状态为逻辑1时，S2的电压接近0，T2管和N2管均开启，从而使得BL′位线的电压被拉低。随后两条位线的电压差由灵敏放大器放大后读出。为了避免SRAM单元在读取时的状态翻转，N2的沟道电流要大于T2管的沟道电流。这是通过对N2管和T2管的背栅加以不同的反馈而实现的。在读取状态下，N2管的前栅与背栅电压均连接于S1存储节点，为高。而T2管的前栅电压为高，但背栅电压却连接于S2存储节点，为低。所以，虽然T2管具有较大的宽长比，但N2管通过的电流远大于T2管通过的电流。

图4示出了在读取状态时，随N2管的电流和T2管的电流随S2节点电压的典型示意图。可以看出，在S2节点电压为100mV时，N2管的电流是T2管的3倍以上，所以在读取时S2的电压可以保持在接近0的值。同时由于S1存储节点对T2管背栅的反馈作用，增加了SRAM单元在读取模式下的SNM值。在400mV电源电压下，所发明的SRAM单元在读取模式下的SNM可以达到320mV，而如图1所示的4管SRAM其读取模式下的SNM约为200mV。

在SRAM单元为写入模式时，字线WL电压接高电压，T1管和T2管开启，通过位线向SRAM单元写入逻辑值。此时如果字线WL接电源电压VDD，由于NMOS管引起的阈值损失，位线在向存储节点充电时会使相应得存取NMOS管进入亚阈值状态，使得写入电流减小，写入速度变慢。因此提出在写入所提出的SRAM单元时，在字线WL上使用高于VDD的脉冲来提高SRAM单元的写入速度。图5示出了该SRAM单元在写入模式时位线与字线的典型波形示意图。如果要写入逻辑0，则位线BL接0，位线BL′接VDD，S1的电压被充电至接近VDD，而S2的电压降低到接近0。因为字线WL在写入时的电压值高于VDD，所以T1管不能进入深亚阈值状态，使得T1管的电流保持为较大的值，S1的电压升高速度快，加快了写入速度。同样，如果要写入逻辑1，则位线BL接VDD，位线BL′接0，S2的电压被充电至接近VDD，而S1的电压降低到接近0。通过在写入单元时使用幅度为500mV的字线脉冲，在400mV电源电压下，可以使该SRAM单元的写入延迟从约0.5ns减小到0.1ns以下。

以上所述的原理图和实施电路图，对本发明的目的，技术方案和有益效果作了进一步详细说明。应理解的是，以上所述仅为本发明的特定实施实例，并不用于限制本发明，凡在本发明的精神和原则之内，所做的任何修改，等同替换，改进等，均应包含在本发明的保护范围之内。