NAND快闪存储器单元阵列及使用自适应存储器状态分割的方法

摘要

本发明揭示一种组织成NAND串的NAND型快闪存储器，其中每一NAND串是一串联存储器单元链且通过所述串的两个端上的选择晶体管连接到位线或源极线。邻近NAND串的两个端的存储器单元尤其易于出现由于编程干扰所致的错误。采用自适应存储器状态分割方案来克服所述错误，在所述方案中，除邻近两个端的其中存储有相对较少的位的存储器单元以外，每一存储器单元通常经分割以存储多个数据位。以此方式，所述在邻近NAND串的两个端的存储器单元中存储相对较少的位提供充足的容限以克服所述错误。举例来说，在经设计以存储2－位数据的存储器中，邻近NAND串的两个端的单元将各自经配置以存储所述2－位数据中的一个位。

说明书

技术领域

本发明大体来说涉及快闪EEPROM(电可擦除且可编程只读存储器)类型的非易失性半导体存储器，且更特定来说涉及操作NAND类型的存储器单元阵列且用于处置NAND串的边缘附近的编程干扰的结构及方法。

背景技术

当今人们正在使用许多在商业上很成功的非易失性存储器产品，尤其是使用快闪EEPROM单元阵列的呈小形式因数卡形式的非易失性存储器产品。

快闪存储器系统的一个实例使用NAND结构，其包括夹在两个选择栅极之间串联布置充当存储器单元的多个电荷存储晶体管。一NAND阵列具有多个存储器单元(例如，8、16或甚至32个)，所述存储器单元作为存储器单元串(NAND串)通过任一端处的选择晶体管连接在位线与参考电位之间。字线与不同串联串中的单元的控制栅极连接。

为编程快闪存储器单元，向控制栅极施加编程电压且将位线接地，从而致使所述单元的阈值电压升高。由于所述编程电压被施加到连接到字线的所有单元，因此所述字线上的未选定单元(将不被编程的单元)可能不注意地被编程。选定字线上的未选定单元的意外编程称为“编程干扰”。

正在不断做出努力以改进NAND存储器单元的编程技术，使得可有效地存储更多信息且防止编程干扰。

因此，普遍需要高性能且高容量的非易失性存储器。特定来说，需要一种具有增强的读取及编程性能、具有紧凑且高效并仍高度地通用于在读取/写入电路中处理数据的经改进处理器的紧凑型非易失性存储器。

发明内容

一种组织成NAND串的NAND型快闪存储器，其中每一NAND串是一串联存储器单元链且通过所述串的两个端上的选择晶体管连接到位线或源极线。邻近NAND串的两个端的存储器单元尤其易于出现由于编程干扰所致的错误。采用自适应存储器状态分割方案来克服所述错误，在所述方案中，除邻近两个端的其中存储有相对较少的位的存储器单元以外，每一存储器单元通常经分割以存储多个数据位。以此方式，所述在邻近NAND串的两个端的存储器单元中存储相对较少的位的存储量提供充足的容限以克服所述错误。

在一个实施例中，其中存储器经设计以每单元存储两个位，一种所述两个位的单位能够使所述两个位中的一者存储在邻近NAND串的一个端的存储器单元中且使所述两个位中的另一者存储在邻近另一端的另一存储器单元中。

在另一实施例中，其中存储器经设计以每单元存储三个位，一种所述三个位的单位能够使一个端存储器单元存储所述位中的两者且使另一端存储器单元存储所述位中的一者。

本发明的一个优点是可容易地修改现有存储器系统以适应所述自适应方案。对于2-位或3-位的存储器系统，需要向现有NAND链添加最多一个额外存储器单元以维持相同的存储器容量。

根据对本发明的优选实施例的说明将了解其额外特征及优点，应结合附图来理解所述说明。

附图说明

图1A是NAND串的俯视图；

图1B是所述NAND串的等效电路图；

图1C是图1A的NAND串的截面图；

图2A是描绘三个NAND串的电路图；

图2B显示正被编程的8-单元NAND串；

图2C显示用于8-单元NAND串的自升压技术的效果；

图2D显示用于8-单元NAND串的GIDL效应；

图2E显示在存储器单元正被编程时中间电压的施加；

图2F显示当字线WL0正被编程时的GIDL效应；

图3A是其中实施本发明的各个方面的非易失性存储器系统的一个实施例的框图；

图3B显示存储器阵列的组织的实例；

图4A图解说明在每一存储器单元使用常规格雷码存储两个数据位时4状态存储器阵列的阈值电压分布。

图4B图解说明使用格雷码的现有2遍式编程方案中的下部页编程。

图4C图解说明使用格雷码的现有2遍式编程方案中的上部页编程。

图4D图解说明辨别使用格雷码编码的4状态存储器的下部位所需的读取操作。

图4E图解说明辨别使用格雷码编码的4状态存储器的上部位所需的读取操作。

图5A图解说明在每一存储器单元使用LM码存储两个数据位时4状态存储器阵列的阈值电压分布。

图5B图解说明使用LM码的现有2轮式编程方案中的下部页编程。

图5C图解说明使用LM码的现有2轮式编程方案中的上部页编程。

图5D图解说明辨别使用LM码编码的4状态存储器的下部位所需的读取操作。

图5E图解说明辨别使用LM码编码的4状态存储器的上部位所需的读取操作。

图6A图解说明常规NAND串中的各个存储器单元中GIDL所引发的错误的影响。

图6B图解说明与图6A相关联的典型NAND串中的每一存储器单元的存储器状态分割。

图7A图解说明在NAND串中的存储器单元链的端处引入额外虚拟存储器单元的先前解决方案。

图7B图解说明添加有类似于图7A的虚拟单元的虚拟单元的典型NAND串中的每一存储器单元的存储器状态分割。

图7C图解说明添加有两个类似于图7A的虚拟单元的虚拟单元的典型NAND串中的每一存储器单元的存储器状态分割。

图8A图解说明根据本发明的一般实施例的克服NAND串的端存储器单元的GIDL错误的方案。

图8B图解说明使用图8A的自适应存储器状态分割方案的典型NAND串中的每一存储器单元的存储器状态分割。

图8C图解说明使用在图5A-5E中所说明的2-位LM编码的替代优选方案。

图9是图解说明自适应存储器分割方案的流程图。

具体实施方式

为促进对所述优选实施例的了解，将对NAND串的一般架构及操作加以说明。随后将参考所述一般架构来说明所述优选实施例的具体架构及操作。

NAND结构的大体说明

图1A显示其中串联的多个晶体管夹在两个选择栅极之间的NAND结构的俯视图。所述串联晶体管与所述选择栅极称为NAND串。(晶体管与栅极也称为非易失性存储元件。)图1A显示4存储器单元NAND串。图1B显示图1A的等效电路。

图1A及1B中所描绘的NAND串包括夹在第一选择栅极120与第二选择栅极122之间的四个串联晶体管100、102、104及106。选择栅极120将NAND串连接到位线126。选择栅极122将NAND串连接到源极线128。通过向选择栅极120的控制栅极120CG施加适当的电压来控制选择栅极120。通过向选择栅极122的控制栅极122CG施加适当的电压来控制选择栅极122。晶体管100、102、104及106中的每一者具有控制栅极及浮动栅极。举例来说，晶体管100包括控制栅极100CG及浮动栅极100FG。晶体管102包括控制栅极102CG及浮动栅极102FG。晶体管104包括控制栅极104CG及浮动栅极104FG。晶体管106包括控制栅极106CG及浮动栅极106FG。控制栅极100CG连接到字线WL3，控制栅极102CG连接到字线WL2，控制栅极104CG连接到字线WL1，且控制栅极106CG连接到字线WL0。

图1C是上文所说明NAND串142的截面图。如图1C中所描绘，NAND串的晶体管(也称为单元或存储器单元)形成在p阱区域140中。每一晶体管包括由控制栅极(100CG、102CG、104CG及106CG)及浮动栅极(100FG、102FG、104FG及106FG)组成的堆叠栅极结构。所述浮动栅极形成在氧化物膜顶部上的p阱区域140的表面上。控制栅极在浮动栅极上面，其中氧化物层分隔控制栅极与浮动栅极。

注意，图1C看似描绘选择晶体管120及122的控制栅极及浮动栅极。然而，对于晶体管120及122，控制栅极与浮动栅极连接在一起。存储器单元(100、102、104及106)的控制栅极形成字线。N+扩散层130、132、134、136及138在相邻单元之间共享，借此使所述单元相互串联连接以形成NAND串。这些N+扩散层形成所述每一单元的源极及漏极。举例来说，N+扩散层130充当晶体管122的漏极及晶体管106的源极，N+扩散层132充当晶体管106的漏极及晶体管104的源极，N+扩散区域134充当晶体管104的漏极及晶体管102的源极，N+扩散区域136充当晶体管102的漏极及晶体管100的源极，且N+扩散层138充当晶体管100的漏极及晶体管120的源极。N+扩散层126连接到NAND串的位线，而N+扩散层128连接到多个NAND串的共用源极线。

应注意，尽管图1A-1C显示NAND串中的四个存储器单元，但仅将四个晶体管的使用作为实例提供。NAND串可具有少于四个存储器单元或多于四个存储器单元。举例来说，某些NAND串将包括8个存储器单元(如图所示及下文参照图2B-2F所说明)、16个存储器单元、32个存储器单元等。本文中的论述并不限定于NAND串中任一特定数目的存储器单元。

图2A显示具有更多NAND串的存储器阵列的三个NAND串202、204及206。图2A的每一NAND串包括两个选择晶体管及四个存储器单元。举例来说，NAND串202包括选择晶体管220及230与存储器单元222、224、226及228。NAND串204包括选择晶体管240及250与存储器单元242、244、246及248。每一串通过其选择晶体管(例如，选择晶体管230及选择晶体管250)连接到源极线。源极线SGS用于控制源极侧选择栅极。各种NAND串通过由选择线SGD控制的选择晶体管220、240连接到相应的位线。

在其它实施例中，选择线未必共用。字线WL3连接到存储器单元222及存储器单元242的控制栅极。字线WL2连接到存储器单元224及存储器单元244的控制栅极。字线WL1连接到存储器单元226、存储器单元246及存储器单元250的控制栅极。字线WL0连接到存储器单元228及存储器单元248的控制栅极。由此可见，每一位线及相应的NAND串包含所述存储器单元阵列的列。字线(WL3、WL2、WL1及WL0)包含所述阵列的行且每一字线连接所述行中的每一存储器单元的控制栅极，如上文所说明。

图2B显示8存储器单元NAND串的实例。额外字线显示为WL4-WL7(用于存储器单元222A-228A)且具有与字线WL0-WL3类似的功能性。

每一存储器单元可存储数据(模拟或数字数据)。当存储一个数字数据位时，将存储器单元的可能阈值电压的范围划分成两个范围，向这两个范围指派逻辑数据“1”及“0”。在NAND型快闪存储器的一个实例中，在存储器单元被擦除之后所述电压阈值为负且被定义为逻辑“1”。在编程操作之后的阈值电压为正且被定义为逻辑“0”。当阈值电压为负并尝试进行读取时，存储器单元将接通以指示正存储逻辑1。当阈值电压为正且尝试进行读取操作时，存储器单元将不接通，此指示存储逻辑零。

存储器单元也可存储多个级的信息(或“数据”)，举例来说，存储多个数字数据位。在存储多个级的数据的情况下，将可能阈值电压的范围划分成数据级的数目。举例来说，如果存储四个级的信息，那么将存在四个被指派到数据值“11”、“10”、“01”及“00”的阈值电压范围。在NAND型存储器的一个实例中，在擦除操作之后的阈值电压为负且被定义为“11”。对状态“10”、“01”及“00”使用正的阈值电压。

NAND型快闪存储器及其操作的相关实例提供在以下美国专利/专利申请案中，所有所述申请案以引用方式并入本文中：美国专利第5,570,315、5,774,397、6,046,935、6,456,528及6,522,580号。

编程干扰

当编程快闪存储器单元时，向控制栅极施加编程电压且将位线接地。来自p阱的电子被注入浮动栅极内。当电子在浮动栅极中积累时，浮动栅极变成带负电且所述单元的阈值电压升高。为将编程电压施加到正被编程的单元的控制栅极，在适当的字线上施加所述编程电压。如上所述，所述字线也连接到利用同一字线的其它NAND串中的每一者中的一个单元。举例来说，当编程图2A的单元224时，也将向单元244的控制栅极施加编程电压，因为两个单元共享同一字线。

当需要编程字线上的一个单元而不编程连接到同一字线的其它单元(举例来说，当需要编程单元224而不编程单元244时)时，会出现问题。由于所述编程电压被施加到连接到字线的所有单元，因此所述字线上的未选定单元(将不被编程的单元)可能不注意地被编程。举例来说，当编程单元224时，存在单元244可能被意外编程的担忧。选定字线上的未选定单元的意外编程称为“编程干扰”。

可采用若干技术来防止编程干扰。在称为“自升压”的一个方法中，使未选定位线电隔离，且在编程期间向未选定字线施加通过电压(例如，10V)。所述未选定字线耦合到所述未选定位线，因此导致所述未选定位线的沟道中存在电压(例如，8伏)，此趋于减少编程干扰。自升压导致所述沟道中存在电压升压，其趋于降低跨越隧道氧化物的电压且因此减少编程干扰。图2C显示使用经升压沟道252的自升压技术的实例。

通常(但并非总是)从源极侧到漏极侧(举例来说，从存储器单元228到存储器单元228A)对NAND串编程。当编程过程准备好对NAND串的最后(或接近最后)的存储器单元编程时，如果正被禁止的串(例如，串204)上的所有或大多数先前经编程的单元被编程，那么先前经编程的单元的浮动栅极中存在负电荷。由于所述浮动栅极上的此负电荷，升压电位不会变得足够高且最后几个字线上仍可存在编程干扰。举例来说，当编程单元222时，如果单元248、246及244经编程，那么那些晶体管(244、246及248)中的每一者的浮动栅极上具有负电荷，其将限制自升压过程的升压级且可能导致单元242上的编程干扰。

局部自升压(“LSB”)及经擦除区域自升压(“EASB”)

已通过以下两个其它方案解决上文所论述的关于自升压的问题：局部自升压(“LSB”)及经擦除区域自升压(“EASB”)，LSB及EASB两者尝试将先前经编程的单元的沟道与正被禁止的单元的沟道隔离。举例来说，如果正对图2A(或图2B)的单元224进行编程，那么LSB及EASB尝试通过将单元224的沟道与先前经编程单元(246及248)隔离来禁止单元244中的编程。

在LSB技术的情况下，正被编程的单元的位线处于接地，且具有正被禁止的单元的串的位线处于Vdd。在选定字线上驱动编程电压Vpgm(例如，20伏)。与所述选定字线相邻的字线为0伏，且剩余的未选定字线为V通过。举例来说，看到图2A，位线202为0伏且位线204为Vdd。漏极选择SGD为Vdd且源极选择SGS为0伏。选定字线WL2(用于编程单元224)为Vpgm。相邻字线WL1及WL3为0伏，且其它字线(例如，WL0)为V通过。在图2B中针对8存储器单元NAND串显示相同的内容。

EASB类似于LSB，只是仅源极侧相邻字线为0伏。图2D显示EASB的实例。当正对WL5进行编程时，WL4为0伏，其切断所述沟道且WL3为V通过。在一个实施例中，V通过为7-10伏。如果V通过过低，那么沟道中的升压将不足以防止编程干扰。如果V通过过高，那么将对未选定字线进行编程。

栅极引发的漏极泄漏(GIDL)

尽管LSB及EASB提供优于自升压的改进，但其也呈现相依于编程还是擦除源极侧相邻单元(单元246是单元244的源极侧邻居)的问题。如果编程所述源极侧相邻单元，那么所述源极侧相邻单元的浮动栅极上存在负电荷。向控制栅极施加0伏。因此，在带负电的栅极下存在高度反向偏置的结，此可导致栅极引发的漏极泄漏(GIDL)。GIDL涉及因带到带(B到B隧穿)而泄漏到经升压沟道中的电子。GIDL因结中的较大偏压及低或负的栅极电压而发生，这恰好是在编程源极侧相邻单元及将漏极结升压时的情况。GIDL将导致经升压电压过早地泄漏掉，因此产生编程错误。对于急剧且高度掺杂的结而言GIDL更严重，而在缩放单元尺寸时所述急剧且高度掺杂的结是必需的。如果泄漏电流足够高，那么沟道区域中的升压电位将降低且可导致编程干扰。正被编程的字线离漏极越近，升压结中存在的电荷越少。因此，升压结中的电压将迅速下降，因此导致编程干扰。即使所述泄漏电流不足够高，由GIDL引发的电子容易地注入栅极与沟道之间的高电场中的浮动栅极内。此也将导致编程干扰。

图2D显示当将Vpgm施加到WL5，WL4为0伏且将V通过施加到其它字线时GIDL的实例。图中显示正电荷已泄漏到p阱中且显示剩下的电子已被注入到浮动栅极中。

在进一步缩小字线间距以实现更小的裸片大小的情况下，光刻的某些点处将出现更多问题，即因WL-SG(字线与选择栅极之间的耦合)产生的噪声及由GIDL导致的编程干扰。举例来说，在字线缩小的情况下，WL-SG耦合电容将增加。此将导致在耦合噪声衰减之前要等待更长的时间。

此外，由于电场浓度将随着字线缩小而变得更高，因此当编程位于NAND串的两个端处的存储器单元时，GIDL错误甚至将更显著。

在先前方法中，使选择栅极晶体管(例如，图2A中的选择晶体管230)与邻近存储器晶体管(例如，存储器单元228)之间的间距更宽以松弛电场浓度并降低WL-SG耦合噪声。然而，此使NAND串长度更长，且与缩小裸片大小的需要背道而驰。由于SG-WL处相对于WL-WL的突然线/间隔改变，此也将产生更严重的光刻问题。

美国专利出版物第US-2006-0198195-A1号揭示提供用以减少GIDL的方式的经改进自升压方法。所述技术是向靠近正被编程的单元的存储器单元施加另一电压(显示为VGP)。此显示于图2E中，其中WL5正被编程，VGP被施加到WL4且向WL3施加0伏。以此方式，选定WL周围的WL电压(VPGM)逐渐降低。举例来说，VPGM(24V)-V通过(10V)-VGP(4V)-VISO(0V)。此减少GIDL，同时编程WL1至WLN，其中N是最后的字线。然而，在编程WL0时此技术失败，因为选择晶体管侧上以外不存在相邻字线。图2F显示串的端处的GIDL问题仍然存在。举例来说，当将Vpgm施加到WL0时，且GIDL仍因带到带(B到B)隧穿而发生。

2006年4月20日提出申请且标题为“用于快闪存储器装置的方法及系统(Methodand System for Flash Memory Devices)”的美国专利申请案第11/407,816号通过在位于串的端处的存储器单元与那里的选择栅极之间插入虚拟存储器单元来解决所述串的端处的GIDL问题。所述虚拟存储器单元的控制栅极将耦合到虚拟字线(WL)。通过控制虚拟WL的偏压，可以与US-2006-0198195-A1中揭示的相同方式来减少GIDL。此外，所述虚拟WL可在SG-WL之间保护噪声。为减少漏极侧GIDL以及源极侧GIDL，将需要在NAND串的每一端上添加使用两个WL的两个虚拟存储器单元。所述虚拟存储器单元不存储任何数据且此具有进一步增加NAND串的大小的缺点。NAND串中的自适应存储器状态分割

一种组织成NAND串的NAND型快闪存储器，其中每一NAND串是一串联存储器单元链且通过所述串的两个端上的选择晶体管连接到位线或源极线。邻近NAND串的两个端的存储器单元尤其易于出现由于编程干扰所致的错误。

根据本发明的一般方面，采用自适应存储器状态分割方案来克服NAND串的两个端上的错误。除邻近两个端的其中存储有相对于其它单元来说比较少的位的存储器单元以外，NAND串中的存储器单元通常经分割以存储多于一个数据位。以此方式，所述在邻近NAND串的两个端的存储器单元中存储相对较少的位的存储量提供充足的容限以克服所述错误。举例来说，在经设计以每单元存储两个位的存储器中，一个所述两个位作为个别位分别存储在邻近两个端的两个存储器单元中。

快闪存储器系统

图3A是可用于实施本发明的快闪存储器系统的一个实施例的框图。存储器单元阵列302由列控制电路304、行控制电路306、c源极控制电路310及p阱控制电路308控制。列控制电路304连接到存储器单元阵列302的位线以读取存储在存储器单元中的数据，确定在编程操作期间存储器单元的状态，及控制位线的电位电平以促进编程或禁止编程。行控制电路306连接到字线以选择所述字线中的一者，施加读取电压，施加与由列控制电路304控制的位线电位电平组合的编程电压，且施加擦除电压。C源极控制电路310控制连接到所述存储器单元的共用源极线(在图3B中标记为“C源极”)。P阱控制电路308控制p阱电压。

存储在所述存储器单元中的数据由列控制电路304读取并经由数据输入/输出缓冲器312输出到外部I/O线。经由所述外部I/O线将将要存储在存储器单元中的编程数据输入到数据输入/输出缓冲器312，并将其传送到列控制电路304。所述外部I/O线连接到控制器318。

用于控制快闪存储器装置的命令数据输入到控制器318。命令数据会通知快闪存储器所请求的操作。将输入命令传送到控制列控制电路304、行控制电路306、c源极控制310、p阱控制电路308及数据输入/输出缓冲器312的状态机316。状态机316也可输出快闪存储器的状态数据，例如READY/BUSY(准备就绪/忙碌)或PASS/FAIL(成功/失败)。

控制器318与主机系统连接或可与其连接，例如个人计算机、数码相机或个人数字助理等。其与起始命令的主机进行通信(例如)以将数据存储到存储器阵列302或从存储器阵列302读取数据，且提供或接收所述数据。控制器318将所述命令转换成可由与状态机316进行通信的命令电路314解译及执行的命令信号。控制器318通常包含用于正写入至或从存储器阵列读取的用户数据的缓冲器存储器。一个实例性存储器系统包含一个集成电路，所述集成电路包括控制器318及一个或一个以上各自包含存储器阵列及相关联控制电路、输入/输出电路及状态机电路的集成电路芯片。当然，目前的趋势是将系统的存储器阵列及控制器电路一同集成在一个或一个以上集成电路芯片上。存储器系统可作为主机系统的部分嵌入在或可包括在以可抽换方式插入主机系统内的存储器卡(或其它包)中。此种卡可包括整个存储器系统(例如，包括控制器)或仅包括具有相关联外围电路的存储器阵列(其中控制器嵌入主机中)。因此，可将控制器嵌入主机中或包括在可抽换式存储器系统内。

参考图3B，其说明存储器单元阵列302的实例性结构。作为一个实例，说明被分割成1,024个块的NAND快闪EEPROM。存储在每一块中的数据同时被擦除。在一个实施例中，块是同时被擦除的单元的最小单位。在每一块中，在此实例中，有8,512个列，其划分成偶数列及奇数列。位线也划分成偶数位线(BLe)及奇数位线(BLo)。作为实例，图3B显示四个串联连接以形成NAND串的存储器单元。尽管图中显示在每一NAND串中包括四个单元，但也可使用多于或少于四个存储器单元。举例来说，NAND串可包含32个或更多个存储器单元。NAND串的一个端子经由第一选择晶体管SGD连接到对应位线，且另一端子经由第二选择晶体管SGS连接到c源极。

在读取及编程操作期间，同时选择一页(例如，4,256个)存储器单元。所选择的存储器单元具有相同的字线(例如，WL2-i)及相同种类的位线(例如，偶数位线)。因此，可同时读取或编程532个字节的数据。这些同时读取或编程的532个字节的数据形成逻辑页。因此，一个块可存储至少八个页。当每一存储器单元存储两个数据位时(例如，多级单元)，一个块存储16个页。

通过将p阱升高到擦除电压(例如，20伏)并将选定块的字线接地来擦除存储器单元。源极线及位线是浮动的。可对整个存储器阵列、单独的块或另一单元单位执行擦除。电子从浮动栅极转移到p阱区域且阈值电压变为负。

在读取及检验操作中，选择栅极(SGD及SGS)及未选定字线(例如，WL0，WL1及WL3)升高到读取通过电压(例如，4.5伏)，以使晶体管作为通过栅极操作。选定字线(例如，WL2)连接到电压，所述电压的电平是针对每一读取及检验操作而规定的，以便确定所关心存储器单元的阈值电压是否已达到此电平。举例来说，在读取操作中，将选定字线WL2接地，以便检测阈值电压是否高于0V。在检验操作中，选定字线WL2连接到2.4V，(举例来说)以检验阈值电压是否已达到2.4V或另一阈值电平。源极及p阱为0伏。将选定偶数位线(BLe)预充电到(举例来说)0.7伏的电平。如果阈值电压高于读取或检验电平，那么所关心偶数位线(BLe)的电位电平会因非导电的存储器单元而维持所述高电平。另一方面，如果阈值电压低于读取或检验电平，那么所关心偶数位线(BLe)的电位电平会因导电的存储器单元而降到(举例来说)低于0.5V的低电平。存储器单元的状态由连接到位线的感测放大器来检测。存储器单元是被擦除还是编程之间的差别相依于负电荷是否被存储在浮动栅极中。举例来说，如果负电荷被存储在浮动栅极中，那么阈值电压变得更高且晶体管可处于增强模式。

上文所说明的擦除、读取及检验操作是根据所属领域中已知的技术来执行的。因此，所属领域中的技术人员可改变所解释的许多细节。

多状态存储器的读取及编程实例

图4A-4E及5A-5E分别图解说明4状态存储器的多位编码的两个实例。在4状态存储器单元中，可由两个位表示所述四个状态。一种现有技术是使用2遍式编程来对所述存储器编程。通过第一遍来编程第一位(下部页位)。随后，在第二遍中对同一单元编程以表示所需的第二位(上部页位)。为在第二遍中不改变第一位的值，使第二位的存储器状态表示相依于第一位的值。

图4A-4E图解说明使用常规2-位格雷码编码的4状态存储器的编程及读取。存储器单元的可编程阈值电压范围(阈值窗口)被划分成四个区域，其表示未被编程“U”状态及三个其它渐增的编程状态“A”、“B”及“C”。所述四个区域分别由定界阈值电压D_A、D_B及D_C定界。

图4A图解说明在每一存储器单元使用常规格雷码存储两个数据位时4状态存储器阵列的阈值电压分布。所述四个分布表示四个存储器状态“U”、“A”、“B”及“C”的填充。在存储器单元被编程之前，首先将其擦除成其“U”或“未被编程”状态。当所述存储器单元被渐增地编程时，会渐进地达到存储器状态“A”、“B”及“C”。格雷码使用(上部位、下部位)来将“U”指定为(1，1)，将“A”指定为(1，0)，将“B”指定为(0，0)，且将“C”指定为(0，1)。

图4B图解说明使用格雷码的现有2遍式编程方案中的下部页编程。对于将要并行编程的一页单元，上部位及下部位将产生两个逻辑页：由下部位组成的逻辑下部页及由上部位组成的逻辑上部页。第一遍编程仅对逻辑下部页位编程。通过适当的编码，随后对同一页单元执行的第二遍编程将编程逻辑上部页位而不重置逻辑下部页位。格雷码是一种常用码，其中当跃迁到邻近状态时仅一个位改变。因此，由于仅涉及一个位，因此此码具有对错误校正的要求较低的优点。

使用格雷码的一般方案是使“1”表示“未编程”状况。因此，经擦除存储器状态“U”由(上部页位，下部页位)＝(1，1)表示。因此，在第一遍编程逻辑下部页时，用以存储位“0”的任一单元的逻辑状态将从(x，1)跃迁到(x，0)，其中“x”表示上部位的“无所谓(don′t care)”值。然而，由于上部位尚未被编程，因此为一致起见，也可由“1”来标记“x”。(1，0)逻辑状态通过将单元编程为存储器状态“A”来表示。也就是说，在第二遍编程之前，由存储器状态“A”表示下部位值“0”。

图4C图解说明使用格雷码的现有2遍式编程方案中的上部页编程。执行第二遍编程以存储逻辑上部页的位。仅那些需要上部页位值“0”的单元将被编程。在第一遍之后，所述页中的单元处于逻辑状态(1，1)或(1，0)。为在第二遍中保持下部页的值，需要区分下部位值“0”或“1”。由于从(1，0)跃迁到(0，0)，讨论中的存储器单元被编程为存储器状态“B”。由于从(1，1)跃迁到(0，1)，讨论中的存储器单元被编程为存储器状态“C”。以此方式，在读取期间，通过确定编程在单元中的存储器状态，便可将下部页位及上部页位两者解码。

通过以下方式来实现编程：并行对一页存储器单元交替施加编程脉冲，随后对每一单元进行感测或编程检验，以确定是否其中任一者已被编程为其目标状态。每当单元已通过编程检验时，即锁定或编程禁止所述单元，以甚至在继续施加编程脉冲来完成对群组中其它单元的编程时，不再进一步对所述单元编程。从图4B及4C中可见，在下部页编程期间，需要相对于定界阈值电压为D_A的状态“A”(由“检验A”表示)来执行编程检验。然而，对于上部页编程，需要相对于状态“B”及“C”来执行编程检验。因此，上部页检验将需要2遍式检验：“检验B”及“检验C”，其分别相对于定界阈值电压D_B及D_C。

图4D图解说明辨别使用格雷码编码的4状态存储器的下部位所需的读取操作。由于由(1，0)编码的存储器状态“A”及由(0，0)编码的存储器状态“B”两者的下部位均为“0”，因此每当将存储器单元编程为状态“A”或“B”时，均将检测到下部位“0”。相反，每当存储器单元未被编程而处于状态“U”时或被编程为状态“C”时，均将检测到下部位“1”。因此，下部页读取将需要实施2遍读取：读取A及读取C，其分别相对于定界阈值电压D_A及D_C。

图4E图解说明辨别使用格雷码编码的4状态存储器的上部位所需的读取操作。其将需要相对于定界阈值电压D_B的一遍读取读取B。以此方式，任何编程阈值电压小于D_B的单元均将被检测到处于存储器状态“1”且反之亦然。

当第二遍编程出现错误时，所述格雷码、2遍式编程方案可成为问题。举例来说，将上部页位编程为“0”而下部位处于“1”将导致从(1，1)跃迁到(0，1)。此需要将存储器单元从“U”经“A”及“B”渐进地编程为“C”。如果在所述编程完成之前出现电源中断，那么存储器单元可会最终处于其中一个跃迁存储器状态，例如“A”。当读取存储器单元时，“A”将被解码成逻辑状态(1，0)。由于其本应为(0，1)，因此此将给出上部位及下部位两者的错误结果。同样，如果当到达“B”时编程中断，那么其将对应于(0，0)。尽管此时上部位正确，但下部位仍然错误。此外，由于可能从未被编程状态“U”一直跃迁到最大编程状态“C”，因此所述码方案具有加剧在不同时间编程的邻近单元的电荷电平之间的电位差的影响。因此，其也加剧邻近浮动栅极之间的场效耦合(“Yupin效应”)。

图5A-5E图解说明使用另一逻辑码(“LM”码)编码的4状态存储器的编程及读取。此码提供更高容错能力且减轻因Yupin效应而产生的相邻单元耦合。

图5A图解说明在每一存储器单元使用LM码存储两个数据位时4状态存储器阵列的阈值电压分布。LM编码与图7A中所示的常规格雷码的不同之处在于状态“A”及“C”的上部位与下部位反置。“LM”码已揭示于美国专利第6,657,891号中，且其通过避免需要大的电荷量改变的编程操作而有利于降低邻近浮动栅极之间的场效耦合。如将在图5B及5C中可见，每一编程操作导致电荷存储单位中电荷量的适度改变，如从阈值电压VT的适度改变同样明显。

所述编码经设计使得可单独编程及读取2个位，下部位及上部位。当编程下部位时，所述单元的阈值电平保持在未被编程区域中或向阈值窗口的“中下”区域移动。在编程上部位时，这两个区域中的任一者中的阈值电平进一步提高到不超过阈值窗口的四分之一的稍微高点的电平。

图5B图解说明使用LM码的现有2轮式编程方案中的下部页编程。可容错的LM码实质上避免了任何上部页编程跃迁任何中间状态。因此，第一轮下部页编程使逻辑状态(1，1)跃迁到某一中间状态(x，0)，如由将“未被编程”存储器状态“U”编程为由(x，0)指定的“中间”状态来体现，所述中间状态在宽广分布中具有大于D_A但小于D_C的编程阈值电压。在编程期间，相对于定界DV_A来检验中间状态。

图5C图解说明使用LM码的现有2轮式编程方案中的上部页编程。在将上部页位编程为“0”的第二轮中，如果下部页位为“1”，那么逻辑状态(1，1)跃迁到(0，1)，如由将“未被编程”存储器状态“U”编程为“A”来体现。如果下部页位为“0”，那么通过从“中间”状态编程为“B”来获得逻辑状态(0，0)。同样，如果上部页将保持处于“1”，而下部页已被编程为“0”，那么将需要从“中间”状态跃迁到(1，0)，如由将“中间”状态编程为“C”来体现。由于上部页编程仅涉及编程为下一邻近存储器状态，因此从一轮到另一轮没有大的电荷量改变。从“U”到大致“中间”状态的下部页编程经设计以节约时间。

图5D图解说明辨别使用LM码编码的4状态存储器的下部位所需的读取操作。解码将相依于上部页是否已被编程。如果上部页已被编程，那么读取下部页将需要相对于定界阈值电压D_B来进行一遍读取读取B。另一方面，如果上部页尚未被编程，那么下部页被编程为“中间”状态(图5B)，且读取B将导致错误。而是，读取下部页将需要相对于定界阈值电压D_A来执行一遍读取读取A。为区分所述两种情况，当上部页正被编程时，在上部页中写入旗标(“LM”旗标)。在读取期间，将首先假设上部页已被编程，且因此将执行读取B操作。如果读取到LM旗标，那么所述假设正确且所述读取操作完成。另一方面，如果所述第一读取未产生旗标，那么将表明上部页尚未被编程，且因此将必须通过读取A操作来读取下部页。

图5E图解说明辨别使用LM码编码的4状态存储器的上部位所需的读取操作。从图式清楚可见，上部页读取将需要2遍读取读取A及读取C，其分别相对于定界阈值电压D_A及D_C。同样，如果上部页尚未被编程，那么“中间”状态也可使对上部页的解码混乱。再次，LM旗标将指示上部页是否已被编程。如果上部页未被编程，那么所读取数据将被重置为“1”，其指示上部页数据未被编程。

图6A图解说明常规NAND串中的各个存储器单元中GIDL所引发的错误的影响。所述实例显示具有串联且与字线WL0-WL31相关联的32个存储器单元的NAND串。每一存储器单元经分割以存储四个可能存储器状态中的一者(由2-位表示)。图6A显示一存储器单元群体的NAND串的存储器单元的三个位置的四个存储器状态的阈值电压的分布。所述三个位置中的两个邻近选择晶体管(或栅极)。特定来说，邻近串的源极端的存储器单元的控制栅极连接到字线WL0且邻近所述串的漏极端的存储器单元的控制栅极连接到字线WL31。剩余存储器单元驻存在NAND串的核心区域中且与字线WL1-WL30相关联。

将从图6A中可见，四个存储器状态的正常分布(中部曲线)由驻存在核心区域中的存储器单元(WL1-WL30)给出。然而，由于NAND串的端处的显著GIDL效应，邻近源极选择晶体管的存储器单元(WL0)的分布(底部曲线)变化为较高的阈值电压。举例来说，由于变化的“01”状态可被错误地读作“00”状态，因此此可产生错误。同样，相同的错误影响邻近漏极选择晶体管的存储器单元(WL31)(参见顶部曲线)。

图6B图解说明与图6A相关联的典型NAND串中的每一存储器单元的存储器状态分割。给出的实例是存储器阵列的列方向上的32-单元NAND串。行方向上的一组NAND串形成一页NAND串。字线耦合到沿每一行的每一存储器单元的控制栅极。因此，每一NAND串将具有字线WL0到WL31加上位于所述组NAND串的任一端处的两行选择晶体管的选择线SGS及SGD。并行编程或读取一页存储器单元。在一个实施例中，(偶数)页由偶数列中的一行存储器单元形成且(奇数)页由奇数列中的一行存储器单元形成。在另一实施例中，由沿一行或其部分的一连串邻接的存储器单元形成一完整页。

在图6B中所示的常规方案中，每一存储器单元经分割以存储四个可能存储器状态中的一者。所述四个可能存储器状态被编码成两个位，如由图4A-4E及图5A-5E中给出的实例所图解说明。两个逻辑位可由下部位(“L”)及上部位(“U”)表示。因此，NAND串中的每一存储器单元经配置以存储两个数据位，即“L/U”。

图7A图解说明在NAND串中的存储器单元链的端处引入额外虚拟存储器单元的先前解决方案。由于虚拟存储器单元现在邻近选择晶体管及NAND串的端，因此其将经历最大的GIDL效应(参见顶部及底部曲线)。然而，对这些虚拟单元的效应没关系，因为所述虚拟单元不用于存储任何数据。同时，可以类似于US-2006-0198195-A1中所提出的方案的方式来向所述虚拟单元的字线施加中间电压以减轻GIDL效应。因此，连接到WL0-WL31的存储器单元将不受影响(参见中部曲线)。

图7B图解说明添加有类似于图7A的虚拟单元的虚拟单元的典型NAND串中的每一存储器单元的存储器状态分割。NAND串中的规则存储器单元(WL0-WL31)将各自经配置以存储2-位数据的上部位及下部位两者。将不对额外虚拟单元编程。

图7C图解说明添加有两个类似于图7A的虚拟单元的虚拟单元的典型NAND串中的每一存储器单元的存储器状态分割。NAND串中的规则存储器单元(WL0-WL31)将各自经配置以存储2-位数据的下部位及上部位两者。将不对存储器单元链的两个端处的额外虚拟单元编程。

自适应存储器状态分割

图8A图解说明根据本发明的一般实施例的克服NAND串的端存储器单元的GIDL错误的方案。实质上，需要从图6A中所示的常规情况的最小改变。主要差别在于NAND串的端处的存储器单元经配置以存储二进制数据代替多状态数据。端存储器单元(例如，WL0及WL32)以两个比四状态情况间隔得更大的状态分割其阈值窗口，使得额外容限将允许可区分所述两个状态，而不管NAND串的端处GIDL引发的错误如何。如果常规NAND串被规定具有每一者能够存储2-位数据的32个单元(每串32x2＝64-位)，那么当前方案仅需要向链添加一个额外存储器单元，使得现在由(每串31x2+2x1位)来提供相同的64-位的容量。

图8B图解说明使用图8A的自适应存储器状态分割方案的典型NAND串中的每一存储器单元的存储器状态分割。NAND串中的核心存储器单元(WL1-WL31)通常将各自经配置以存储2-位数据的上部位及下部位两者。两个端单元(WL0及WL32)将各自经配置以存储与正常情况相比状态之间具有更大容限的二进制数据。

图8C图解说明使用在图5A-5E中所说明的2-位LM编码的替代优选方案。在图5A-5E中所说明的LM编码中，可单独两遍对2-位编程。第一遍用于编程下逻辑位且第二遍也用于编程同一存储器单元上的上逻辑位。LM编码的性质使得下部位分割具有比上部位或组合的2-位的容限宽的容限。因此，鉴于与上部位相比的干扰，下部位编程更强健。为具有从现有存储器系统的最小改变，NAND链中的两个端单元的二进制位的编程优选地采用LM码的下部位(或页)编程。然而，应了解，所述二进制位中的一者用于表示2-位LM码的下部位且另一二进制位用于表示2-位LM码的上部位。

图9是图解说明自适应存储器分割方案的流程图。

步骤300：提供具有组织成NAND串的存储器单元阵列的非易失性存储器，每一存储器单元是具有源极及漏极、电荷存储元件及控制栅极的电荷存储晶体管，每一NAND串具有源极端及漏极端且由一系列电荷存储晶体管形成，所述一系列电荷存储晶体管通过一个单元的漏极以菊花链方式连接到邻近电荷存储晶体管的源极连接且可通过源极选择晶体管切换到所述源极端且可通过漏极选择晶体管切换到所述漏极端；

步骤310：将每一NAND串的存储器单元区分为第一群组及第二群组，所述第二群组的存储器单元邻近所述源极选择晶体管或所述漏极选择晶体管且所述第一群组的存储器单元是所述第二群组的补充；

步骤320：在所述第一群组的每一存储器单元中存储第一预定数目的数据位；及

步骤330：在所述第二群组的每一存储器单元中存储小于所述第一预定数目的第二预定数目的数据位。

在一个实施例中，其中存储器经设计以每单元存储两个位，一种所述两个位的单位能够使所述两个位中的一者存储在邻近NAND串的一个端的存储器单元中且使所述两个位中的另一者存储在邻近另一端的另一存储器单元中。

在另一实施例中，其中存储器经设计以每单元存储三个位，一种所述三个位的单位能够使一个端存储器单元存储所述位中的两者且使另一端存储器单元存储所述位中的一者。

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尽管上文已参照各种实施例说明了本发明，但应了解，可在不背离本发明的范围的前提下作出改变及修改，本发明的范围将仅由所附权利要求书及其等效物界定。本文所引用的所有参考以引用方式并入本文中。