时钟产生器、扩频时钟产生器以及扩频时钟信号产生方法

摘要

本发明提供了一种时钟产生器、扩频时钟产生器以及扩频时钟信号产生方法。扩频时钟产生器包括：锁相环，用以根据第一、第二输入时钟，产生输出时钟；延迟线路，耦接于第一输入时钟与锁相环之间；调制单元，用以提供调制信号控制延迟线路，以调制第一输入时钟的相位，使得锁相环所产生的输出时钟的频率产生周期性地变化。本发明提供的时钟产生器、扩频时钟产生器以及扩频时钟信号的产生方法，通过提供调制信号控制延迟线路，以调制第一输入时钟的相位，使得锁相环所产生的输出时钟的频率产生周期性地变化，可以达到降低系统的电磁干扰的效果。

说明书

技术领域

本发明是关于时钟产生器，特别是关于扩频时钟产生器以及扩频时钟信号的产生方法。

背景技术

传统的电磁干扰(electronic magnetic interference；EMI)预防措施包括电磁干扰滤波器、陶铁磁珠(ferrite beads)、控流线圈(choke)、增加电源层与接电层至电路板中、金属遮蔽、特殊涂层、以及射频衬垫(RF gasket)等等。然而，电磁干扰主要是来自于系统时钟，例如：来自于频率时钟产生器、晶体振荡器、压控振荡器以及锁相环。降低整个系统的电磁干扰的一个有效方法是使用低电磁干扰扩频时钟(spread spectrum clock)振荡器。使用低电磁干扰扩频时钟振荡器的优点在于符合规范测试、上市时程很短(short time-to-market)以及可以降低成本。

发明内容

为了降低系统的电磁干扰，本发明提供了一种时钟产生器、扩频时钟产生器以及扩频时钟信号的产生方法。

本发明提供了一种扩频时钟产生器，包括锁相环，用以根据第一、第二输入时钟，产生输出时钟；延迟线路，耦接于第一输入时钟与锁相环之间；以及调制单元，用以提供调制信号控制延迟线路，以调制第一输入时钟的相位，使得锁相环所产生的输出时钟的频率产生周期性地变化。

本发明另提供了一种扩频时钟产生器，包括锁相环，用以根据第一、第二输入时钟，产输出时钟；延迟线路，耦接于第一输入时钟与锁相环之间；调制单元，耦接延迟线路；缩放单元，耦接于延迟线路与调制单元之间；以及校正单元，耦接缩放单元。

本发明提供了一种扩频时钟信号产生方法，包括提供调制信号；以及根据调制信号对来自锁相环的第一输入时钟进行调制，使得锁相环所产生的输出时钟的频率产生周期性变化。

本发明提供了一种时钟产生器，包括：锁相环，用以根据第一输入时钟以及第二输入时钟，产生输出时钟；以及延迟线路，耦接于第一输入时钟与锁相环之间，根据调制信号调制第一输入时钟的相位，以控制所述输出时钟的频率。

本发明另提供了一种时钟产生器，包括：锁相环，用以根据第一输入时钟以及第二输入时钟，产生输出时钟；调制单元，用以根据具有预设振幅的输入信号提供调制信号；以及延迟线路，用以根据调制信号调制第一输入时钟的相位，以使通过所述锁相环产生的输出时钟的频率变化作为输入信号的预设振幅变化。

本发明提供的时钟产生器、扩频时钟产生器以及扩频时钟信号的产生方法，通过提供调制信号控制延迟线路，以调制第一输入时钟的相位，使得锁相环所产生的输出时钟的频率产生周期性地变化，可以达到降低系统的电磁干扰的效果。

附图说明

图1是本发明扩频时钟产生器的一实施例的示意图。

图2A是本发明扩频时钟产生器的另一实施例的示意图。

图2B是图2A所示的扩频时钟产生器的波形示意图。

图2C是本发明延迟线路的一实施例的示意图。

图3A是本发明扩频时钟产生器的另一实施例的示意图。

图3B是本发明图3A所示的扩频时钟产生器的波形示意图。

图4是本发明扩频时钟信号的产生方法的流程图。

具体实施方式

图1是本发明扩频时钟产生器的一实施例的示意图。如1图所示，扩频时钟产生器100包括锁相环10、延迟线路20、调制单元30、缩放单元40以及校正单元50。

锁相环10用以根据第一输入时钟S1以及第二输入时钟S2，产生输出时钟SOUT。举例来说，锁相环10可包括：频率相位检测器(phase/frequencydetector，FPD)、电荷泵、低通滤波器以及压控振荡器(voltage controlledoscillator，VCO)。频率相位检测器是用以检测第一输入时钟与第二输入时钟之间的相位差，并输出充电(pump-up)信号或放电(pump-down)信号，以便控制电荷泵。电荷泵所产生的电压是通过低通滤波器进行滤波，并供应至压控振荡器以作为参考电压。压控振荡器是根据参考电压产生时钟信号。压控振荡器可为任何可依据输入参考电压产生时钟频率信号的电路。通常环状振荡器是典型的压控振荡器结构。由于锁相环10的结构为本领域的技术人员所知，其详细内容在此就不再描述。

举例来说，第一输入时钟S1可由晶体振荡器所提供，且第二输入时钟S2可为分频器根据锁相环10的输出时钟SOUT所产生。或者是，第一输入时钟S1可为分频器根据锁相环10的输出时钟SOUT所产生，且第二输入时钟S2可由晶体振荡器所提供。

由于第一、第二输入时钟S1与S2之间的相位差会导致输出时钟SOUT的频率产生变化，所以第一、第二输入时钟S1与S2之间的相位差与输出时钟SOUT的频率之间的关系可表示成$>f=\frac{\mathrm{d\Phi }}{\mathrm{dt}}.$>因此，本发明是通过调制第一输入时钟S1的相位来产生扩频时钟信号。换句话说，调制单元30提供一调制信号MS用以控制耦接于第一输入时钟S1与锁相环10之间的延迟线路20，以便调制第一输入时钟S1的相位，使得锁相环10所产生的输出时钟SOUT的频率会产生周期性地变化。

举例来说，延迟线路20可为数字延迟线路或模拟延迟线路，但不限定于此。另外，缩放单元40可设置于延迟线路20与调制单元30之间，用以缩放调制信号MS，且校正单元50是用以调整缩放单元40的缩放比例。

图2A是本发明扩频时钟产生器的另一实施例的示意图。图2B是图2A所示的扩频时钟产生器的波形示意图。如图2A所示，扩频时钟产生器200与图1中所示的扩频时钟产生器100相似，其差异在于锁相环10、延迟线路20、缩放单元40以及校正单元50。在此实施例中，第一输入时钟S1是由晶体振荡器70所提供，第二输入时钟S2是通过分频器60根据锁相环10的输出时钟SOUT来提供。

调制单元30包括：三角波产生器32、减法器33、积分器34、缩放单元36以及量化器38。三角波产生器32用以产生如图2B中所示的三角波信号ST，并通过减法器33输出至积分器34。举例来说，三角波产生器32可为上下数计数器(up-down counter)，但不限定于此。量化器38用以根据调制信号MS(即积分后的三角波信号)，产生一个为0或1的数值SQ。举例来说，当调制信号MS到达(超出)临界值TH时，量化器38所产生的数值SQ为1，而在调制信号MS未到达(未超出)临界值TH时，量化器38所产生的数值SQ为0。

缩放单元36用以缩放量化器38所产生的数值SQ以输出给减法器33。举例来说，当量化器38因为调制信号MS到达临界值TH而产生为1的数值SQ时，缩放单元36会缩放数值SQ并将缩放后的数值输出至减法器33。因此，减法器33会由积分器34所积分的信号(即调制信号MS)中减去缩放后的数值，使得调制信号MS被重置，并因而变为0。如图2B中所示，在时间t2、t4、t6、t8(依此类推)时，调制信号MS被来自缩放单元36的缩放后的数值所重置。再者，当调制信号MS被重置(变为0)时，量化器38会产生为0的数值SQ，直到调制信号MS再度达到临界值TH。因此，如图2B所示，来自三角波产生器32的三角波信号ST会重复地由0被积分到临界值TH，用以作为调制信号MS。减法器33、积分器34、量化器38以缩放单元36连接成反馈路径，使得三角波信号ST被积分成图2B中所示的调制信号MS。

积分器34所输出的调制信号MS接着会被缩放单元40所缩放并且输出至延迟线路20。延迟线路20根据缩放后的调制信号MS＂调制第一输入时钟S1的相位，使得锁相环10所产生的输出时钟SOUT的频率产生周期性地变化。举例来说，如图2B中所示，锁相环10所产生的输出时钟S1的频率是以三角波形式在频率f1与f2之间变化。

当锁相环的一个输入时钟的相位领先锁相环的其它输入时钟时，频率相位检测器会输出充电信号用以控制电荷泵，以便增加锁相环的输出时钟的频率。相反地，当锁相环的一个输入时钟的相位落后于锁相环的其它输入时钟时，频率相位检测器会输出放电信号用以控制电荷泵，以便降低锁相环的输出时钟的频率。

图2C是延迟线路的一实施例的示意图。在此实施例中，如图2C中所示，延迟线路20包括二进制-温度码转换器(binary to thermal code converter)、多个串联连接的反相器、多个耦接至反相器的开关元件、以及多个电容器，每一电容器耦接于对应的开关元件与接地端之间。二进制-温度码转换器用以将缩放后的调制信号MS＂转换成控制(温度)码THC，用以切换开关元件，以改变第一输入时钟S1的相位。换句话说，调制后的第一输入时钟与晶体振荡器70所提供的原始第一输入时钟S1之间的相位变化是由图2B中缩放后的调制信号MS＂所决定。

举例来说，在初始时所有的开关元件均会被导通，并且第一、第二输入时钟S1与S2是相同相位。一旦一个或多个开关元件被截止，由于被充电的电容器的数目减少，第一输入时钟S1的相位会突然地超前第二输入时钟S2，所以输出时钟SOUT的频率会因而增加。另外，若累积的相位差(即第一输入时钟S1超前第二输入时钟S2的相位差)已经超过第二输入时钟S2的半个周期，它将当作第二输入时钟S2已经超前第一输入时钟S1，所以输出时钟SOUT的频率会因而下降。

举例来说，本实施例中的延迟线路20中的开关元件是根据缩放后的调制信号MS＂分段地被截止直到所有的开关元件均被截止或所累积的延迟时间已达到预设时间。因此，输出时钟SOUT的频率会随着更多开关元件被截止而增加，直到所累积的相位差在时间t1时已经超过第二输入时钟S2的半个周期，在时间t1后输出时钟SOUT的频率开始减少直到时间t2时所有的开关元件均会被截止。同样地，在时间t2时输出时钟SOUT的频率又会开始增加，然后在时间t3时开始降低直到时间t4，依此类推。

由于硬件元件的限制，在实际实施上不可能使用一个具有无限长度的延迟线路。因此，本实施例中当延迟线路20无法再延迟第一输入时钟S1时，是通过分频器60跳过输出时钟SOUT的几个周期并重置延迟线路20。在此实施例中，分频器60具有第一操作模式，用以通过数值为30的分频因子(divisionfactor)对第二输入时钟S2进行分频，以及第二操作模式，用以通过数值为29的分频因子对第二输入时钟S2进行分频，并且操作模式是通过调制信号MS来切换。

举例来说，当调制信号MS已经到达(超过)临界值TH时，量化器38会输出为1的数值SQ到缩放单元36以及分频器60，使得缩放单元36输出放大后的数值，并通过减法器33重置调制信号MS，同时，分频器60会被使能以由第一操作模式进入第二操作模式。因此，来自锁相环10的输出时钟SOUT在时间t2时会被数值为29的分频因子所分频，且输出时钟SOUT的一个周期会被跳过(skip)。

假设延迟线路20的预设延迟周期为输出时钟SOUT的一个周期(1T)时，输出时钟SOUT被跳过一个周期会使得第一、第二输入时钟S1与S2的时序达到匹配。要注意的是，被跳过的周期的数目与分频因子有关。举例来说，当延迟线路20的预设延迟周期为输出时钟SOUT的两个周期(2T)时，输出时钟SOUT将由数值为30的分频因子变成数值为28的分频因子进行分频，以便跳过输出时钟SOUT的两个周期(2T)，依此类推。

校正单元50调整缩放单元40的缩放比例，以使延迟线路20的实际延迟周期与被跳过的周期能匹配。举例来说，若实际延迟周期比预设延迟周期短时，校正单元50会提高缩放单元40的缩放比例。相反地，若实际延迟周期比预设延迟周期长时，校正单元50会降低缩放单元40的缩放比例。换句话说，校正单元50会调整缩放单元40的缩放比例，使得延迟线路20的实际延迟周期与预设延迟周期匹配于被跳过的周期。

图3A是为本发明扩频时钟产生器的另一实施例的示意图。图3B是为图3A所示的扩频时钟产生器的波形示意图。如图3A所示，扩频时钟产生器300与图2A中所示的扩频时钟产生器200相似，其差异在于延迟线路20耦接于锁相环10与分频器60之间，以调制第二输入时钟S2，以及反相器IN1耦接于延迟线路20与调制单元30之间，且反相器IN2耦接于分频器60与调制单元30之间。实施例中相同的结构与动作在此不再进行详细描述。要注意的是，扩频时钟产生器300中锁相环10的输出时钟SOUT如图3B中所示，并且会与扩频时钟产生器200中锁相环10的输出时钟SOUT的相位相反。

图4为本发明扩频时钟信号的产生方法的流程图。在步骤S410中，提供第一、第二输入时钟至锁相环。举例来说，如图2A与图3A中所示，第一输入时钟S1是由晶体振荡器70所提供，且第二输入时钟S2是由分频器60所提供。在图2A所示实施例中，分频器60具有第一模式，用以通过数值为30的分频因子对第二输入时钟S2进行分频，以及第二模式，用以通过数值为29的分频因子对第二输入时钟S2进行分频。

在步骤S420中，在输入时钟与锁相环之间设置延迟线路。举例来说，如图2A中所示，延迟线路20耦接于锁相环10以调制来自晶体振荡器70的第一输入时钟S1，或者如图3A中所示，延迟线路20用以调制分频器60所提供的第二输入时钟S2。举例来说，如图2C所示，延迟线路20可包括二进制-温度码转换器、多个串联连接的反相器、多个耦接至反相器的开关元件以及多个电容器，每一电容器耦接于对应的开关元件与接地端之间。

在步骤S430中，产生调制信号并供应至延迟线路。举例来说，调制信号MS可由调制单元30所产生，并且供应至延迟线路20。在调制单元30中，三角波产生器32用以产生三角波信号ST并供应至积分器34，积分后的三角波信号作为调制信号MS。调制信号MS被供应至缩放单元40，并且缩放后的调制信号MS＂被供应至延迟线路20。在某些实施例中，调制信号MS可直接供应至延迟线路20而不需经过缩放单元40的缩放。

另外，调制信号MS也会被供应至量化器38，量化器38根据所接收到的调制信号MS输出数值SQ至缩放单元36及分频器60。举例来说，当调制信号MS到达临界值TH时，量化器38所产生的数值SQ为1，接着为1的数值SQ会被缩放单元36所缩放并输出至减法器33。因此，减法器33会由积分器34所输出的调制信号MS中减去缩放后的数值，使得调制信号MS被重置，并因而变为0。如图2B中所示，在时间t2、t4、t6、t8(依此类推)时，调制信号MS均会被缩放后的数值所重置。

另外，当调制信号MS被重置(变为0)并且低于临界值TH时，量化器38会产生为0的数值SQ直到调制信号再度到达临界值TH。因此，如图2B所示，来自三角波产生器32的三角波信号ST会再三地由0被积分至临界值TH，用以作为调制信号MS。换句话说，减法器33、积分器34、缩放单元36与量化器38连接成反馈路径，使得三角波信号ST被积分成图2B中所示的调制信号MS。

在步骤S440中，通过延迟线路来根据调制信号调制第一输入时钟的相位，使得锁相环的输出时钟的频率会产生周期性地变化。延迟线路20根据来自缩放单元40的缩放后的调制信号MS＂调制第一输入时钟S1的相位，但不限定于此。在某些实施例中，延迟线路20也可以根据来自积分器34但未经缩放单元40进行缩放的调制信号MS，对第一输入时钟S1的相位进行调制。

举例来说，图2C中的二进制-温度码转换器可将缩放后的调制信号MS＂转换成控制(温度)码THC，用以切换开关元件，以改变第一输入时钟S1的相位。初始时，所有的开关元件均会被导通，并且第一、第二输入时钟具有相同的相位。当开关元件中的一个或多个被截止时，由于被充电的电容变少，所以第一输入时钟S1会突然地超前第二输入时钟S2。因此，输出时钟SOUT的频率会因而增加。再者，当所累积的相位差(即第一输入时钟S1超前于第二输入时钟S2的相位差)超过第二输入时钟S2的半个周期时，它将当作第二输入时钟S2已经超前第一输入时钟S1，所以输出时钟SOUT的频率会因而下降。

在此实施例中，延迟线路20中的开关元件是根据缩放后的调制信号MS＂分段地被截止，直到所有的开关元件均被截止。因此，输出时钟SOUT的频率会随着更多的开关元件被截止而增加，直到所累积的相位差在时间t1时已经超过第二输入时钟S2的半个周期，接着在时间t1之后输出时钟SOUT的频率开始减少直到时间t2时所有的开关元件均截止。换句话说，锁相环10的输出时钟SOUT的频率会如同图2B与图3B中所示的三角波，在频率f1与f2之间变化。

在步骤S450中，改变分频因子以对锁相环的输出时钟进行分频。由于硬件元件的限制，在实际实施中不可能使用一个具有无限长度的延迟线路。因此，在本实施例中，当延迟线路20无法再延迟第一输入时钟S1时，可通过分频器60跳过输出时钟SOUT的几个周期并重置延迟线路20来实现。

举例来说，当调制信号MS已经到达(超过)临界值TH时，量化器38会输出为1的数值SQ到缩放单元36及分频器60。因此，缩放单元36输出的缩放后的数值会通过减法器33重置调制信号MS，同时，分频器60会被使能以由第一操作模式进入第二操作模式。因此，在时间t2时，来自锁相环10的输出时钟SOUT会被数值为29的分频因子所分频，并且输出时钟SOUT的一个周期会被跳过。

假设延迟线路20的预设延迟周期为输出时钟SOUT的一个周期(1T)时，输出时钟SOUT被跳过一个周期会使得第一、第二输入时钟S1与S2的时序达到匹配。

在步骤S460中，如果延迟线路的实际延迟周期与预定延迟周期不匹配时，调整缩放单元的缩放比例。举例来说，如果实际延迟周期比预设延迟周期短时，校正单元50会提高缩放单元40的缩放比例。相反地，如果实际延迟周期比预设的延迟周期长时，校正单元50会降低缩放单元40的缩放比例。

要注意的是，被跳过的周期的数目与分频因子有关。举例来说，当延迟线路20的预设延迟周期为输出时钟SOUT的两个周期(2T)时，输出时钟SOUT将由数值为30的分频因子变成数值为28的分频因子进行分频，以便跳过输出时钟SOUT的两个周期(2T)，依此类推。在此实施例中，校正单元50用以调整缩放单元40的缩放比例，使得延迟线路20的实际延迟周期为2T。

在本发明中，第一输入时钟S1的相位是根据调制信号MS进行调制，使得如图2B与图3B中所示的输出时钟SOUT的频率可以(在频率f2与f1之间)周期性地变化。换句话说，扩频时钟产生器200与300可以通过调制锁相环10的相位产生扩频时钟信号。再者，当延迟线路无法再延迟输入时钟时，本发明会跳过几个输入时钟的周期，所以只需要具有一个既定延迟周期的延迟线路，因此，不需要一个具有无限长度的延迟线路。

虽然本发明已以较佳实施例揭露如上，然其并非用以限定本发明，任何所属技术领域中的技术人员，在不脱离本发明的范围内，可以做一些改动，因此本发明的保护范围应与权利要求所界定的范围为准。