集成电路、静态随机存取存储电路与存储器电路控制方法

摘要

集成电路、静态随机存取存储电路与存储器电路控制方法。提供一种双阶段字线脉冲的电路与方法，用以改善SRAM存储器存取周期的操作容限。提供第一与第二时序电路以及字线电压抑制电路，用以根据第一与第二时序电路在字线脉冲的第一阶段减少使能字线上的电压，并且在字线脉冲的第二阶段允许使能字线上的电压上升至未被抑制的电压。第一与第二时序电路观察字线上电压的放电，并且当位线放电至通过特定临界值时提供控制信号使能，这些信号控制电压抑制电路，因此可改进SRAM的操作容限。本说明书将提供使用双接段字线脉冲操作SRAM的方法与电路。本发明能同时改进SRAM的读取与写入周期的容限。

说明书

技术领域

本发明涉及一种电路与一种方法，可在静态随机存取存储器(SRAM)中提供具有加强容限与性能的读取电路、写入电路与检测放大器，其中SRAM可使用先进的半导体工艺技术以及小尺寸单元制作，并且由于利用了先进的半导体工艺技术的物理特性，使晶体管具有可变的临界电压值。本发明的SRAM的电路与操作方法可提供改进的性能。

背景技术

现存的半导体工艺可为具有100纳米最小工艺尺寸或更小尺寸的集成电路提供装置。在这些先进的半导体工艺世代(通常称为一百纳米以下世代，sub-100nm node)制造的晶体管，即使在装置的区域面积上也容易受困于临界电压(Vth)变化很大的问题。因此，例如用于制作SRAM单元的晶体管就会受困于临界电压Vth变化大的问题。临界电压的变化对于SRAM单元的性能与可靠度具有负面的影响，并且直接影响单元的操作容限，例如静态噪声容限(static noise margin，SNM)。为了保持所需的产品合格率以控制集成电路以及用SRAM单元形成的SRAM阵列的制作花费影响，操作容限必须扩大以补偿晶体管电路的临界电压变化。否则许多集成电路装置将无法通过制作后可靠度测试，因此工艺的合格率会降低，并且各通过测试的集成电路成本也会随着提高。

高度整合的半导体电路近年来变得越来越重要，尤其是在产生以电池供电的装置的领域中，例如移动电话、便携型电脑，例如膝上型电脑、笔记本型电脑、个人数字助理(personal digital assistant，PDA)等、无线电子邮件端、MP3音频与视频播放器、便携型无线网络浏览器等，并且越来越多的这类集成电路具有内建式的数据储存装置。如同本领域技术人员所公知的，这样的储存装置可使用静态存储器或由多个晶体管单元阵列组成的静态随机存取存储器(SRAM)，各单元可具有例如六个晶体管以形成6T单元。另一种在本领域技术人员中公知的技术为，双端口SRAM电路中各单元可使用八个晶体管，也就是8T。此外，如在存储器相关技术中公知的，若个别的存储器单元在读取时被安排提供小电压输出，此小电压可被检测并且通过差动测量放大器放大，各单元所需的面积可维持的很小，并且操作的速度也可加快。由于检测放大器可由多个单元共用，因此使用检测放大器并不会使存储器阵列布局面积的显著地增加。

只要电源持续供应至SRAM阵列，静态存储器不需要刷新(refresh)电路即可提供极好的储存，因此单元中的数据可持续地保存。动态存储器或动态随机存取存储器(DRAM)可提供极好的密度与最小所需的硅面积，并且通常用以作为处理器所需的快速存取存储器，例如第一级快取存储器或便笺式存储器(scratchpad memory)。在传统技术中，以集成电路产生这些SRAM阵列与DRAM阵列的技术使用可产生最佳空间并节省功率的SRAM与DRAM装置的特定半导体工艺技术。通常可采用以电池作为备用电源的SRAM作为一些永久性储存装置以外的选择，其中永久性储存装置例如为电可擦可编程只读存储器(electrically erasable programmable read only memory，EEPROM)、快闪存储器(flash memory)等。当存储器没有供应电源时，单元中的数据可通过电池供电，而长时间保持“非易失性”存储器的特性。

随着半导体工艺科技的持续进步，近年来的工艺技术也使得SRAM与DRAM阵列可整合到大型且高度整合的集成电路中，因此称为SOC或芯片上系统装置。典型的嵌入式SRAM应用包括使用暂存、先进先出(first in firstout，FIFO)、堆叠等，以及用于相邻处理器或控制器核心的快速存储器例如快取存储器、快速便笺式存储器(fast scratchpad)，以降低或完全取代在空间昂贵的系统中将DRAM装置离散化的需求。

随着在单一集成电路中将随机存取存储器嵌入于多种逻辑电路的需求增加，用以制造集成电路的工艺技术持续缩小尺寸。随着互补式金属氧化物半导体(complementary metal oxide semiconductor，CMOS)尺寸的缩小，一些显著问题所造成的影响开始变得更为重要。在一百纳米以下的工艺技术中，晶体管临界电压变化大就是这类影响之一。必须补偿这些影响以维持可靠的电路操作。

图1显示六晶体管SRAM单元11。在本申请受让人共有的美国专利第6,417,032号与6,569,723号的专利文件中介绍了六晶体管与八晶体管SRAM单元，在此作为参考资料。在图1中，存取通栅晶体管PG1、PG2耦接至字线WL，并且当字线使能时(如同本领域技术人员所公知，NMOS通栅晶体管在高电压时为使能，PMOS通栅晶体管在低电压时为使能)。列或位线BL与BLZ耦接至一简单交叉耦接的闩锁器，此闩锁器由两个CMOS反相器交叉耦接形成，这两个CMOS反相器分别由上拉晶体管PU1与下拉晶体管PD1以及上拉晶体管PU2与下拉晶体管PD2成对地组成。如同本领域技术人员公知的，闩锁器在写入周期会被位线对上的互补数据过度驱动，并且此数据会取代任何先前储存于此交叉耦接的闩锁器中的数据。相反地，在读取周期时，当最初没有电压出先现于位线BL与BLZ时，在闩锁点I1与I2上的电压会通过通栅极晶体管输出，用以为位线提供读取数据。位线BL与BLZ为差动位线(互补位线)，也就是在读取或写入周期位线BL上的数据会与位线BLZ上的数据相反。

使用互补式差动电压电平的位线作为SRAM阵列的数据线，可使能检测放大器的使用。检测放大器可检测出现于互补列或称位线上的小差动电压，并且将检测到的差动电压放大至完整的逻辑电压电平。这样就可将信号放大至逻辑电压电平，用以作为集成电路或系统中的维持器(remainder)所使用的数据。由于检测放大器可耦接至许多储存单元，检测放大器所需的面积不会成为一个缺点。如同本领域技术人员所公知的，由于存储器阵列中特殊单元所输出的信号无需达到完整的逻辑电压电平，因此在读取与写入周期单元中的速度可加快。

图2显示传统存储器阵列平面区块图，该存储器阵列使用如图1中所示的SRAM单元11而将这些SRAM单元排列成列与行，其中在各列具有耦接至一组单元的检测放大器13。在图2中，多个SRAM单元11耦接至检测放大器13。各SRAM单元11储存数据的一个位并且分别耦接至一个字线。SRAM阵列的各行具有一个字线驱动器，如图中WL0～WLN所示，图中一些重复的点表示阵列具有多个行。图中另一些重复的点表示跨越矩阵的多个列，通常在阵列中一个字数据的各位具有一列，并且如本领域技术人员所公知的，数百万个群聚在子阵列中的单元根据由控制逻辑解码过的列与行的地址在周期中被使能。检测放大器13可提供输出至阵列或子阵列中的各列，对于大阵列而言，检测放大器13耦接至位线，并通过多工器或解多工器共用检测放大器13，使得实施SRAM阵列所需的硅面积最小为优选。

图3显示SRAM阵列，包括具有多个存储器单元11(图中未示)的子阵列35。存储器单元被安排成多个列单元，各列与字数据的一个位连接，输入/输出缓冲器39耦接至数据线(图中未示)，其以列的方向布局至数据总线。字线解码器33根据由阵列外部接收到的地址值将连接至子阵列35中的一行存储器单元11的特定字线使能。各单元的子阵列耦接至检测放大器37，检测放大器37接收两条数据线，通常称这两条数据线为位线BL以及互补位线BLZ。控制逻辑41提供各种信号至检测放大器37与输入/输出缓冲器39，使得出现于输入/输出端的数据可被写入存储器单元中对应的行，或使得储存于存储器中对应的行的数据可被读取并由输入/输出缓冲器39输出。以上所有的操作与电路皆为本领域技术人员所公知的。

使用改良式的半导体工艺可使得动态与静态种类的嵌入式随机存取存储器与其他功能区块在专用集成电路(application specific integrated circuit，ASIC)或半定制式集成电路制作中可更具吸引力。经过改良的绝缘层与埋层(buried layer)技术结合经过改良的光刻技术(photolithographic)可以在单一片硅上提供不同的应用，例如在布局于集成电路的一部分的DRAM区块提供更小尺寸的晶体管与电容，同时制作集成电路的另一部分以产生较大的晶体管、甚至模拟元件例如电阻。这些优点使得有效且高密度的嵌入式DRAM阵列变得越来越重要。图4显示高度整合集成电路，ASIC或表示为IC1的传统微处理器包括输入/输出缓冲器69、嵌入式DRAM区块A、嵌入式DRAM区块B、外部存储器沟接口(通常称为EMIF区块)EMIF、使集成电路可提供特定用途功能例如模数转换器、检测器、影像缓冲器等的使用者定义逻辑65以及微处理器核心63，其中处理器例如可为数字信号处理器、inter alia处理器、中央处理器、精简指令集计算机(reduced instruction set computing，RISC)、ARM处理器等或其它种类的微处理器、以及微控制器或可编程机械核心。

在SRAM的相关技术领域中，借助变化供应给SRAM存储器单元的操作电压以改良例如静态噪声容限等的噪声容限为公知的技术。在所属领域的公知技术中，根据哪个部分的操作周期即将被执行而提供可变的供应电压。然而，这个方法需要复杂的电压供应线与额外的控制电路。一篇由Ohbayahsi等人于2006年发表在电机与电子工程师学会(Institute of Electrical andElectronic Engineers)的期刊“Digest of Technical Papers 2006Symposium onVLSI Circuits”中，标题为“A 65nm SoC Embedded 6T-SRAM Design forManufacturing with Read and Write Stablizing Circuits”的论文提出了使用额外的读取存取电路，来形成假的或复制的存取晶体管，以匹配单元中的存取晶体管，其被命名为“RATs”。这些通常会导通的晶体管可降低或压抑字线电压供应至SRAM单元，以改良读取噪声容限。另一篇由Khellah等人在2006年发表于电机与电子工程师学会的期刊“Digest of Technical Papers 2006Symposium on VLSI Circuits”中，标题为“Wordline and Bitline Pulsing Schemesfor improving SRAM Cell Stability in low-Vcc 65nm CMOS Design”的论文，也公开了增加电路以维持SRAM的操作稳定性。此方法在使能的字线上使用短脉冲。当字线上的短脉冲对读取周期的操作容限有正面影响时，此论文中公开了这样的方法也会对检测放大器的容限与写入容限产生负面的影响。Khellah在论文中提出一个建议的解决方法，其为在读取周期增加一个“写回”的动作。在Khellah所提出的论文实作中，在各周期字线产生两次脉冲。这两个字线脉冲需要额外的控制电路，因此电路复杂度、功率耗损等会随的增加，并且因为在各周期的写回动作代表各列需要特定的检测放大器，因此与共用检测放大器以达到节省面积的电路相比，此方法所需的面积也大幅地增加。

Khellah等人的论文也研究位线电压容限的影响，并发现若位线的电压稍微减少，期望的失败率可大幅地改进。Khellah等人提供一个电路，用以在读取操作之中且在字线正要使能之前降低位线电压。

综观所述，传统技术SRAM的相关技术在存取周期中将字线维持在单一电压值，然而单元噪声容限具有效率差的问题。因此，需要一种改良的方法以改进以现今半导体工艺技术所制造的晶体管所实施的SRAM单元的静态噪声容限，包括补偿晶体管临界电压大幅度变化的问题，且不会增加电路面积或功率耗损。

发明内容

本发明的实施例提供在集成电路中形成SRAM装置存取电路的电路与方法，以解决或避免以上介绍的问题，并达到技术上的优点。这些改良的电路与方法借助提供耦接至用以定址SRAM单元的字线解码器的时序电路来解决以上所介绍的噪声容限的问题。这些时序电路产生双阶段字线脉冲并且提供一种操作方法可补偿晶体管临界电压的变化。在本发明优选实施例中，在存取周期的第一部分提供被抑制的字线，并且在存取周期的最后部分上升字线电压至较高电压值。根据此改进操作容限的方法，可补偿晶体管临界电压变化造成容限降低的影响，且不会有传统技术中缺乏效率的问题。

根据本发明的一电路实施例，提供第一时序电路与第二时序电路，并使用观察电路观察位线上电压的变化，当位线电压在存取周期放电至预定临界值时，字线抑制电路会禁能并且字线允许自小于供应电压的第一电压上升一个数量的电压差，而达到未被抑制的供应电压电平。也可在关机周期中将字线上的抑制电路使能，以节省功率耗损。本发明优选实施例所提供的存取与时序电路可克服传统技术中需要增加检测放大器或其它电路的问题，因此根据本发明优选实施例所实施的具有改良性能的SRAM所需的面积可最小化并且比传统技术具有更佳的面积耗损。

在本发明的第一实施例中，提供耦接至各字线的字线抑制电路元件。根据本发明的一实施例，此元件可为MOS晶体管，根据本发明的其它实施例，此元件可为二极管或其它被控制的抑制电路。第一时序电路用以输出第一字线控制信号。第二时序电路用以输出第二字线控制信号。字线抑制电路通常为导通。字线脉冲被切分为两阶段，即第一阶段和第二阶段。在第一阶段第一时序电路提供第一字线控制信号而第二时序电路提供第二字线控制信号。在第一阶段，字线解码器被使能并且字线电压被第一时序电路观察，并且在第一阶段，字线抑制电路被使能，字线电压被抑制为比供应电压Vdd小一个电压差dV。根据此方法，当位线在周期开始具有高电压时，字线电压会被抑制至较低电压，因此可改进读取操作的噪声容限。

当电压下降的位线被检测到根据字线被使能而放电通过第一预定临界值时，第一时序电路停止输出第一字线控制信号，并且开始第二阶段。在第二阶段，第二时序电路持续输出第二字线控制信号直到电压下降的位线被检测到而放电通过第二预定临界值。在第二阶段，字线抑制电路禁能，因此字线可允许上升至未被抑制的较高电压。根据此方法，第二阶段在位线电压较低时提供较高的字线电压，因此增加写入操作的容限。

在优选的SRAM操作方法中，提供一个双阶段字线脉冲。耦接至使能字线并且被时序电路使能的字线抑制电路在存取周期第一阶段提供比供应电压小一个电压差的字线电压，因此在存取周期的第一阶段字线会具有比位线初始电压小一个电压差的电压值。在存取周期的第二阶段，字线抑制电路禁能使得字线电压可上升至完整的供应电压，因此当位线在较低电压时，字线在较高电压，于是增加读取周期的容限。

本发明提供一种静态随机存取存储器电路，包括：多个静态存储器储存单元，安排成一列并且各静态存储器储存单元耦接至多个安排成一行的字线中的一条字线；一对互补位线，耦接至上述静态存储器储存单元，用于将一对差动数据信号传送至上述静态存储器储存单元以及从上述静态存储器储存单元传送；一检测放大器，包括各自耦接至上述互补位线对其中之一的一对差动输入端，用以检测上述差动输入端之间的差动电压；多个输入与输出数据线，用以根据多个控制信号自上述检测放大器传送与接收数据；以及字线解码器电路，用以根据解码地址输出被选择的上述字线上的脉冲，上述字线解码器电路还包括字线抑制电路，用以在上述字线的上述脉冲的第一阶段选择性地将上述字线上的电压降低预定数量，并在上述字线的上述脉冲的第二阶段释放上述字线以允许上述字线电压上升至较高电压值。

上述静态随机存取存储器电路中，上述字线解码器电路还可包括：第一抑制计时器电路，用以在上述第一阶段的开始输出第一控制信号，并持续输出上述第一控制信号直到上述互补位线对其中之一的电压下降至第一预定电压值，其中上述第一预定电压值小于起始电压值；以及第二抑制计时器电路，用以在上述第一阶段的开始输出第二控制信号，并持续输出上述第二控制信号直到上述互补位线对其中之一的电压下降至第二预定电压值，其中上述第二预定电压值小于第一预定电压值。

上述静态随机存取存储器电路中，上述字线抑制电路可将上述字线电压抑制为约不小于50毫伏的电压值。

上述静态随机存取存储器电路中，上述字线解码器电路还可包括使能电路，用以根据控制信号将供应电压输出至上述字线。

本发明还提供一种集成电路，其具有嵌入式静态随机存取存储器阵列，包括：输入与输出电路，用以接收并传送多个信号，其中上述信号包括多个数据信号；逻辑电路，接收上述数据信号，用以执行多个使用者定义函数；嵌入式静态随机随取存储器电路，该嵌入式静态随机随取存储器电路包括：多个静态存储器储存单元，位于安排成多个行与多个列的多个阵列中，并且耦接至一对互补位线，上述互补位线用于传送数据至与接收数据自上述静态存储器储存单元；检测放大器，耦接至上述各列中的上述互补位线对，包括差动闩锁电路以闩锁上述检测放大器的一对差动输入检测端的差动电压，其中各上述差动输入检测端耦接至上述互补位线对其中之一；多个字线，沿着上述行耦接至上述静态存储器储存单元；字线解码器电路，耦接至上述字线以在被选择的上述字线上根据行地址输出双阶段字线脉冲，上述字线解码器电路还包括字线抑制电路，用以在上述脉冲的第一阶段抑制上述字线上的电压，并且在上述脉冲的第二阶段将上述字线上的电压释放至较高电压，上述字线解码器电路根据抑制控制信号而选择性地被使能；以及输入与输出数据线，耦接至上述各列以在写入操作期间将上述数据提供至上述静态存储器储存单元以及上述检测放大器，并且在读取操作期间自上述静态存储器储存单元以及上述检测放大器接收上述数据。

上述集成电路中，上述嵌入式静态随机存取存储器电路中的上述位线抑制电路还可包括：电压控制电流路径，根据抑制控制信号上的电压值选择性耦接于上述字线与参考电位之间。

上述集成电路中，对于上述嵌入式静态随机随取存储器电路，上述字线抑制电路可包括电路元件，该电路元件选自包括以下元件的群组：金属氧化物半导体晶体管、二极管以及逻辑电路。

上述集成电路中，对于上述嵌入式静态随机随取存储器电路，上述字线解码器还可包括使能电路，用以根据控制信号将供应电压输出至上述字线。

本发明还提供一种存储器电路控制方法，用以供应字线至静态随机存取存储器阵列，包括以下步骤：提供接收多个字线地址信号的一个或多个字线解码电路，用以根据在字线地址信号上的检测到的字线地址将至少一个字线脉冲提供至至少一个上述字线上；提供耦接至上述字线的字线抑制电路，用以根据字线抑制控制信号抑制上述字线上的电压；以及根据使能信号在被选择的上述字线上传输双阶段字线脉冲，上述字线抑制电路在第一阶段时使能以将上述字线的电压抑制至小于供应电压的电压值，上述字线抑制电路在第二阶段时禁能以允许上述字线电压上升至大于上述被抑制的电压值。

上述存储器电路控制方法还可包括以下步骤：观察对应于被至少一条上述字线选择的存储器单元所对应的位线上的电压，并在上述字线脉冲的上述第一阶段提供第一控制电压，且持续输出上述第一控制电压直到被观察的位线电压放电至第一电压电平，上述第一电压电平比上述位线的起始电压电平低第一预定临界值；观察对应于被至少一条上述字线选择的存储器单元所对应的上述位线上的电压，并在上述字线脉冲的上述第一阶段提供第二控制电压，且持续输出上述第二控制电压直到被观察的位线电压放电至第二电压电平，上述第二电压电平比上述位线的上述起始电压电平低第二预定临界值，其中上述第二预定临界值大于上述第一预定临界值；以及自上述第一控制信号与上述第二控制信号推导出上述抑制控制信号，其中上述抑制控制信号通常为使能，并且当上述第一控制信号禁能而上述第二控制信号使能时上述抑制控制信号为禁能。

上述存储器电路控制方法中，上述字线脉冲的上述第一阶段定义为当上述第一控制信号与上述第二控制信号均为使能的周期，上述字线脉冲的上述第二阶段定义为当上述第一控制信号为禁能而上述第二控制信号为使能的周期。

上述存储器电路控制方法中，提供上述字线抑制电路的步骤还可包括以下步骤：提供具有电压控制电流路径的电路元件，该电路元件耦接于上述字线与参考电位之间，并且具有耦接至上述抑制控制信号的控制端点。

上述存储器电路控制方法中，供应上述字线抑制电路的步骤还可包括提供金属氧化物半导体电路元件，该金属氧化物半导体电路元件耦接于上述字线与参考电位之间并且选自包括以下元件的群组：金属氧化物半导体晶体管、二极管以及逻辑电路。

本发明的优选电路与方法实施例可用于离散SRAM集成电路。在发明的其他优选电路与方法实施例中，与SRAM结合的集成电路可嵌入包括存取时序电路以及其他功能电路的SRAM，其中其他功能电路具有多种其他功能包括处理器、额外嵌入DRAM区块、输入/输出电路、时脉电路、数模/模数转换器等，以形成传统技术中较大的芯片上系统。

本发明能够同时改进SRAM的读取与写入周期的容限。

附图说明

图1显示传统SRAM单元。

图2显示一部分传统SRAM单元阵列的简图，包括解码器与检测放大器。

图3显示一部分传统SRAM单元阵列的简图。

图4显示结合嵌入式SRAM阵列与其他电路的高度整合集成电路简图。

图5根据本发明的第一实施例显示SRAM电路中字线抑制电路与时序电路。

图6显示图5中信号的时序图。

图7根据本发明的优选实施例显示字线脉冲的时序图。

图8显示传统技术的字线解码器程序步骤以及根据本发明的优选实施例的双阶段字线脉冲程序步骤流程图比较。

其中，附图标记说明如下：

11～SRAM单元；

13、37～检测放大器；

21～位线抑制元件；

23、PD1、PD2、PG1、PG2、PU1、PU2～晶体管；

25、33～字线解码器；

27～逻辑门；

29～反相位线驱动器；

35～子阵列；

39、69～输入/输出缓冲器；

41～控制逻辑；

63～微处理器核心；

65～使用者定义逻辑；

BL、BLZ～位线；

CLK～时脉信号；

DATA I/O、DATA I/OZ～数据线；

dV、Vcc、Vdd、Vss～电压；

EMIF～外部存储器沟接口；

I1、I2～闩锁点；

IC1～微处理器；

计时器A、计时器B～计时器；

WL、WL0、WLN、WLP～字线；

WLE、WLPA、WLPB～信号；

WLPS～控制线。

具体实施方式

为使本发明的制造、操作方法、目标和优点能更明显易懂，下文特举几个优选实施例，并配合附图，进行如下的详细说明。

实施例：

图5根据本发明的第一实施例显示SRAM阵列简化图。在此电路中由SRAM单元11组成的SRAM阵列排列成多个列与行，其中SRAM单元11可为六晶体管单元。通常各列会连接至由输入/输出电路(图中未示)所输入或输出的字数据的一个位，但也可以是其他的安排。在图5中，各列连接至一对列线或位线，其中一对列线或位线为一对差动且互补的位线，表示为BL与BLZ。如本领域技术人员所公知的，各列SRAM单元11也与检测放大器13连接，检测放大器13可借助多工器与解多工器共用于各列之间，或专门配属于单一的列单元。检测放大器13为来自表示为DATA I/O与DATA I/OZ的数据输入/输出线的数据提供输入与输出功能。在读取周期中，借助使能的字线WLP存取的被选择的SRAM单元11上的数据可被检测，被检测的数据接着被检测放大器13放大，并且传送至数据线DATA I/O与DATA I/OZ。在写入周期中，数据可由数据线DATA I/O与DATA I/OZ提供，并且在存取周期的开始传送至位线，这些数据借助使能的字线WLP传送至被选择的SRAM单元，并且在存取周期结束时被写入至SRAM单元，用以提供给下个读取周期作搜寻。

在字线解码器完成行地址信息的解码后，由字线决定使能的单位行。图5显示字线解码器25，如图所示，字线解码器25包括逻辑门27以及反相位线驱动器29，然而如本领域技术人员所公知，也可以使用其它的安排。如图5所示，在控制电路(图中未示)提供的使能信号WLE使能时，PMOS使能晶体管23将位线解码器25接至电压Vdd，在此“低电压电平使能”的信号用以将PMOS晶体管23使能。图5中也显示出位线抑制元件21，在此优选实施例中位线抑制元件21为NMOS晶体管。此晶体管耦接至由两个时序电路(计时器A与计时器B)所产生的两个时序信号WLPA与WLPB所发展出来的控制线WLPS，以下将详细介绍其中的计时器A与计时器B，计时器A与计时器B分别用以操作双阶段字线的第一阶段与第二阶段。

在本发明发展字线信号的第一阶段优选实施例中，计时器A将根据被解码的地址将阵列或子阵列中的一条字线WLP使能。在第一阶段中，控制线WLPS上的抑制控制信号WLPS被使能，并且使得位线电压可被位线抑制元件21的操作抑制，位线抑制元件21会将位线的电压降低预定电压值dV。此电压值可根据使能晶体管23所输出的供应电压Vdd、由反相位线驱动器29与NMOS晶体管21组成的电压分配器决定。借助等比例地缩放这些MOS晶体管的尺寸，可将小于供应电压值的所需电压值(Vdd-dV)提供至使能字线WLP。利用晶体管的尺寸进行缩放以输出预定电压为本领域技术人员公知的技术。在优选的实施例中，电路可将使能字线的电压抑制例如约50毫伏，因此如以上所述可改善读取操作的噪声容限。

在此优选实施例中，计时器电路即计时器A持续输出信号WLPA，直到位线之一的电压下降到预定数量，例如50毫伏。当电压下降的位线达到这个临界值后，第一计时器电路即计时器A会停止输出信号WLPA。在这个时候，第二计时器电路即计时器B会持续输出信号WLPB，并且会持续观察位线电压。当此条件成立时，控制信号WLPS通常由“高”下降至“低”，因此使得通常为导通的位线抑制元件，也就是使得晶体管21不导通。使能字线WLP接着上升至由使能晶体管23输出的完整的电压电平Vdd。此时，字线脉冲的第二阶段可被发展，也就是字线电压在字线周期的第二阶段上升。对于写入周期，这是关键的阶段，因此在第二阶段中除去了第一阶段中可改善SRAM读取周期容限的字线抑制，并且不会损害检测放大器与写入周期的噪声容限。因此这种新颖的双阶段字线操作方法能够克服传统技术中的问题，并且同时改进读取与写入周期的容限。

图6为信号WLPA、WLPB与控制信号WLPS的操作时序图，其中控制信号WLPS与信号WLPA、WLPB相关并且控制位线抑制元件，例如图5中的晶体管21。在图6中，信号WLPS通常为高电压电平，并且可以发现在存取周期中字线脉冲的第一阶段，信号保持在高电压电平，接着在存取周期中字线脉冲的第二阶段，当WLPA为低电压电平(位线放电已被检测到超过临界值，例如50毫伏)而WLPB仍为高电压时(位线放电尚未超过临界值，例如100毫伏)，信号WLPS下降，使抑制元件(图5中的晶体管21)禁能，并且允许字线电压上升至完整的电位。

图7显示图5中使能的字线的字线脉冲在一对时脉信号CLK周期的时序图。如图6所示，字线在第一阶段被抑制至比完整电压Vdd小约一个电压差dV的电压电平。如同上述，可用电路设计技术来发展被抑制的电压Vdd-dV，其中被抑制的电压由图5中晶体管21与23以及字线驱动器29的相对尺寸决定。在本发明的优选实施例中电压差dV为50毫伏，然而也可以使用其它的电压差值。在第二阶段，当控制电压WLPA与WLPB如图6所示具有相反的极性时，使能字线即允许上升至完整的Vdd电位。对于写入周期，这样改进了操作容线限，而如图6与图7所示，在第一阶段被抑制的字线电压改善了读取周期的容限。

虽然图5中的字线抑制电路优选实施例使用N沟道MOS晶体管作为抑制元件，然而根据本发明的其它优选实施例也可使用二极管或其它下拉电路。抑制电路仅需在时序图中的第一阶段将被抑制的电压提供到字线上，而不需要在时序图中的第二阶段提供。本领域技术人员均知，可将多种电路元件用作时序电路，以提供这些抑制电压差dV。换言之，在本发明的优选实施例中，字线抑制电路包括选择性耦接于字线与参考电压之间的电压控制电流路径，用以根据抑制控制信号的电压来抑制位线电压。在图5所示的实施例中，下拉电路为MOS晶体管，例如NMOS晶体管，其具有耦接于字线与参考电位之间的源极-漏极电流路径，并且由栅极端的控制信号控制。在本发明所附权利要求所涵盖的精神和范围内，也可被发展并应用其它抑制电路。

无论是晶体管或其他装置，也可在电路操作的特定时间使用字线抑制电路，以降低将字线抑制至较低电压时所产生的功率耗损。因此时序电路与字线抑制电路可具有多种功能，以改进操作容限并在关闭电源、开启电源、待机或其它操作时降低功率耗损。

表1显示使用本发明的优选实施例的优点。在表1中，位线电压电平显示于表示为“位线电平”的栏位中，字线(使能字线)的电压电平显示于表示为“字线电平”的栏位中，并且表1中也显示存取周期第一阶段与第二阶段的性能标准“贝塔比值”与“动态噪声容限”。

表1

  字线  位线电平  字线电平  贝塔比值  动态噪声容限  第一阶段  Vdd  Vdd-dV  同  OK  第二阶段  Vdd-dV  Vdd  低  Ok

图8显示水平读取流程图，在图中比较传统技术中字线脉冲与本发明的优选实施例的双阶段字线脉冲。

在图8中，步骤51为开始的传统技术中字线周期。在步骤51中，供应字线脉冲的解码器根据字线地址被使能。在步骤53中，使用电路驱动字线，例如缓冲器电路，来接收解码器电路的输出，并且在被选择的字线上将字线脉冲使能。在步骤55中，字线电压上升至正供应电压，例如Vdd。在传统技术中，SRAM电路使用传统的字线脉冲方法，而对应的位线电压在步骤57中下降至参考电压，通常为接地电压GND。

相反地，图8中的第二行水平流程图根据本发明的优选实施例显示双阶段字线脉冲的操作步骤。在表示第一阶段的行中，双阶段字线的周期开始。在步骤61中，第一时序电路被使能以开始观察位线电压，并且自起始电压接收到放电临界电压，例如50毫伏。在步骤63中，字线解码器根据检测字线地址值选择对应的字线，以提供字线电压电平脉冲。在步骤65中，驱动电路，例如图5中的缓冲器，借助驱动字线开始字线的周期。在步骤67中，阶段控制电路使得字线抑制电路使能(因为第一计时器尚未检测到位线下降至低于第一临界值)，其中步骤67通常大约会与步骤65同时发生。在步骤69中，字线被使能并且被抑制至第一放电状态，通常此状态的电压会是Vdd-dV，其中dV为以上所介绍的抑制电压。

在图8中第一阶段的步骤71中，根据使能字线脉冲，对应的位线开始放电至第一放电状态(Vdd-dV)。

值得注意的是，步骤71存在一个返回箭头，其返回至字线维持使能以及抑制电路使能的第一阶段步骤61，直到第一计时器检测到位线已放电至第一临界电压。此时第一控制信号如图7中的时序图所示为禁能状态。

接着程序进入流程图中的第二阶段。在第二阶段字线抑制电路为禁能，直到第二计时器检测到对应的字线已放电至低于第二临界电压(步骤73)，第二计时器的阶段控制信号保持使能直到达到临界值，但第一阶段控制信号为禁能，并且如图7中的时序图所示，字线抑制电路会在第二阶段禁能(也就是流程图中的步骤75)。在步骤77中，字线脉冲上升至完整的电压电平而不被抑制，也就是电压电平Vdd。最后对应于字线脉冲的位线会放电至完整的参考电压电平(例如接地电压GND)。

因此，以上所介绍的最佳实施例的方法与电路可提供SRAM双阶段字线并且改进读取周期与写入周期的容限。对于在次一百纳米以下工艺中制作的电路以及其他晶体管临界电压变化大的电路来说，如本发明最佳实施例的电路与方法优点特别明显。

本发明虽以优选实施例公开如上，然而其并非用以限定本发明的范围，任何本领域技术人员，在不脱离本发明的精神和范围内，应可做一定的更动与修改，因此本发明的保护范围应以所附权利要求为准。