一种高速串行通道接收器均衡的仿真方法及装置

摘要

一种高速串行通道接收器均衡的仿真方法，包括：构建所述高速串行通道的全链路仿真文件；针对全链路仿真文件进行全链路时域眼图仿真，获取全链路通道响应；根据该全链路通道响应提取接收器的激励信号；由接收器电路模型根据该激励信号构建出不同接收均衡设置下的各个均衡仿真文件，针对各个均衡仿真文件而分别进行接收器均衡时域眼图仿真，从而获取接收器最佳均衡信号输出。在判断需要修改驱动器电路模型的预加重设置并进行相应地修改后，重复执行上述各步骤。本发明缩短了接收器均衡仿真的时间，减少了仿真内存占用，故能提升高速串行通道仿真效率。

说明书

技术领域

本发明涉及高速串行通道信号完整性仿真技术，尤其涉及根据接收侧均衡器参数调整的仿真方法及装置。

背景技术

随着数字互连系统速度和带宽不断攀升，高速串行互连技术应用得越来越广泛，高速串行互连系统的设计与仿真便成为当前技术的重点与难点。目前，高速串行互连系统的仿真都建立在全链路的基础上，驱动器和接收器使用芯片厂商的加密电路模型，无源互连通道使用多种模型，如将散射参数、多线耦合模型、全波集成电路仿真程序SPICE(Simulation Program withIntegrated Circuit Emphasis)模型相结合的办法，由于驱动器、接收器工作速率高并使用了多种信号处理技术，如发送侧的预加重、接收侧的均衡，再者，无源互连通道的模型中既有时域模型也有频域模型，而且要得到眼图需要进行大量连续比特的仿真，所以全链路的眼图仿真需要大量的仿真时间和计算机资源。

由于高速串行收发器上的输出预加重级别和输入均衡级别分别可调，在进行仿真时，要找到一个最佳的预加重和均衡的设置组合，而这种组合的可能性又比较多，需要逐一仿真进行尝试，每次尝试都需要进行全链路(包括驱动器电路、互连通道以及接收器电路)的仿真，经过很长时间的计算才能得到仿真结果，且需花费大量的计算机资源。

因此，如何提高高速串行通道仿真效率，缩短仿真时间并减少计算机资源，成为一个亟待解决的问题而摆在设计者面前。

发明内容

本发明所要解决的技术问题是提供一种高速串行通道接收器均衡的仿真方法及装置，能够提高高速串行通道的仿真效率，且不需花费大量的计算机资源。

为了解决上述技术问题，本发明提供了一种高速串行通道接收器均衡的仿真方法，包括：构建所述高速串行通道的全链路仿真文件；针对全链路仿真文件进行全链路时域眼图仿真，获取全链路通道响应；根据该全链路通道响应提取接收器的激励信号；由接收器电路模型根据该激励信号构建出不同接收均衡设置下的各个均衡仿真文件，针对各个均衡仿真文件而分别进行接收器均衡时域眼图仿真，从而获取接收器最佳均衡信号输出。

进一步地，接收器电路模型根据激励信号和不断进行的接收均衡设置的结果构建出各个均衡仿真文件。

进一步地，根据时域仿真器的语法要求，将驱动器电路模型、互连通道模型和接收器电路模型依次连接而构建全链路仿真文件。

进一步地，上述方法还包括：在判断需要修改驱动器电路模型的预加重设置并进行相应地修改后，重复执行上述方法各步骤。

进一步地，接收器最佳均衡信号输出，是根据每次接收器均衡时域眼图仿真出不同的接收器均衡信号进行选择得出。

为了解决上述技术问题，本发明提供了一种高速串行通道接收器均衡的仿真装置，包括依次连接的高速全链路仿真电路模型、时域眼图仿真器以及接收侧激励信号提取器，其中：

高速全链路仿真电路模型，用于将驱动器电路模型、互连通道模型以及接收器电路模型依次连接，构建出高速串行全链路仿真文件输出；

时域眼图仿真器与接收器电路模型连接，用于针对该全链路仿真文件进行全链路时域眼图仿真，获取全链路通道响应输出到接收侧激励信号提取器；并对接收器电路模型输出的均衡仿真文件进行接收器均衡时域眼图仿真，获取接收器最佳均衡信号输出；

接收侧激励信号提取器与接收器电路模型连接，用于从该全链路通道响应提取接收器的激励信号输出；

接收器电路模型，用于根据输入的激励信号构建出不同接收均衡设置下的各个均衡仿真文件输出到时域眼图仿真器。

进一步地，接收器电路模型根据激励信号和不断进行的接收均衡设置的结果构建出各个均衡仿真文件。

进一步地，高速全链路仿真电路模型根据时域仿真器的语法要求，将驱动器电路模型、互连通道模型以及接收器电路模型进行连接，生成全链路仿真网表文件，作为全链路仿真文件输出。

进一步地，高速全链路仿真电路模型还用于对驱动器电路模型进行预加重修改后，重新构建全链路仿真文件输出到时域眼图仿真器，从而进行不同预加重设置下的接收器均衡时域眼图仿真。

进一步地，时域眼图仿真器获取接收器最佳均衡信号输出，是根据每次接收器均衡时域眼图仿真出不同的接收器均衡信号进行选择得出。

本发明与传统方法相比，只需进行一次全链路的仿真，从全链接的仿真结果中提取出接收器的输入激励信号后，就能快速进行多次不同接收器均衡设置下的仿真而得到仿真结果，故能将仿真时间、仿真内存占用分别缩小为小于原来的1/3；具体指标与收发器模型、互连通道模型的复杂度相关，模型越复杂，使用本方法的效率提升越大。由于缩短了接收器均衡仿真的时间，减少了仿真内存占用，因此达到提高高速串行通道仿真效率的效果。

附图说明

图1是本发明的高速串行通道接收器均衡的仿真装置结构框图；

图2是本发明的高速串行通道接收器均衡的仿真方法流程图。

具体实施方式

本发明的高速串行通道接收器均衡的仿真方法及装置，包括：将驱动器电路模型、互连通道模型以及接收器电路模型按照高速串行通道的互连关系依次连接，由此构建出的高速串行全链路仿真文件，送入高速串行链路时域眼图仿真器中进行全链路时域眼图仿真，获取的全链路通道响应送入接收侧激励信号提取器，提取得到接收器激励信号，将该激励信号与接收器电路模型连接，得到均衡仿真文件，送入高速串行链路时域眼图仿真器中进行接收器均衡仿真，得到接收器均衡信号。如果需要修改接收均衡设置，则在修改接收均衡设置后只需重复执行由接收器电路模型得到均衡仿真文件及其后面步骤，而不必进行全链路仿真，由此大大提高了高速串行通道仿真效率。

下面结合附图和优选实施例对本发明的上述技术方案作进一步的详细描述。

本发明的高速串行通道接收器均衡的仿真装置的结构如图1所示，该装置100包括依次连接的高速全链路仿真电路模型110、时域眼图仿真器120以及接收侧激励信号提取器130；其中：

高速全链路仿真电路模型110，用于根据时域仿真器的语法要求，将驱动器电路模型1101、互连通道模型1102以及接收器电路模型1103进行连接，生成全链路仿真网表文件，作为高速串行全链路仿真文件输出；

时域眼图仿真器120与接收器电路模型1103连接，用于对全链路仿真文件进行时域眼图仿真，获取全链路通道响应输出到接收侧激励信号提取器130；并对接收器电路模型1103输出的均衡仿真文件进行接收器均衡时域眼图仿真，获取接收器均衡信号输出；

接收侧激励信号提取器130与接收器电路模型1103连接，用于从全链路通道响应提取接收器的输入波形，作为接收器的激励信号输出给接收器电路模型1103；

接收器电路模型1103，用于根据输入的激励信号和不同的接收均衡设置构成上述均衡仿真文件提供给时域眼图仿真器120。

高速全链路仿真电路模型110，还可以对驱动器电路模型1101进行预加重修改后，重新生成全链路仿真网表文件输出到时域眼图仿真器120，进行不同预加重设置下的接收器均衡时域眼图仿真。

本发明的高速串行通道接收器均衡的仿真方法包括步骤：构建高速串行通道全链路仿真文件；针对该全链路仿真文件进行时域眼图仿真，获取全链路通道响应；根据该全链路通道响应提取接收器的激励信号；由接收器电路模型根据该激励信号构建出不同接收均衡设置下的各个均衡仿真文件，针对各个均衡仿真文件而分别进行接收器均衡时域眼图仿真，从而获取接收器最佳均衡信号输出。

图2表示了本发明的高速串行通道接收器均衡的仿真方法实施例的流程图，该流程包括如下步骤：

201：根据时域仿真器的语法要求，将驱动器电路模型、互连通道模型和接收器电路模型依次连接构建全链路仿真网表文件；

202：针对全链路仿真网表文件进行时域眼图仿真；

203：根据仿真获取的全链路通道响应提取接收器的输入波形，作为接收器的激励信号输出到接收器电路模型；

204：接收器电路模型根据该激励信号和接收均衡设置构建均衡仿真文件输出；

205：进行接收器均衡时域眼图仿真，获取接收器均衡信号输出；

206：判断是否需要改变接收均衡设置，若是执行步骤207，若否则执行步骤208；

207：修改接收均衡设置，然后转步骤204执行；

208：判断是否需要改变驱动预加重设置，若是执行步骤209，若否则结束流程；

209：修改驱动预加重设置，然后转步骤201执行。

通过以上实施例可以看出，本发明与传统方法相比，只需进行一次全链路的仿真，就能快速进行多次不同接收器均衡设置下的仿真，即从全链接的仿真结果中提取出接收器的输入激励信号，只对接收器进行直接激励仿真就能得到均衡仿真结果，故能将仿真时间、仿真内存占用分别缩小为小于原来的1/3；而且模型越复杂，使用本方法的效率提升越大。缩短了接收器均衡仿真的时间，减少了仿真内存占用，从而达到提高高速串行通道仿真效率的效果。

以上所述仅为本发明的优选实施例而已，并不用于限制本发明，对于本领域的技术人员来说，本发明可以有各种更改和变化。凡在本发明的精神和原则之内，所作的任何修改、等同替换、改进等，均应包含在本发明的保护范围之内。