高速串行通信接收器中关键模块的设计

摘要

随着现代网络通信中数据流量的不断增长，使得串行通信在网络传输、I/O接口等领域的应用越来越广泛。逐年增加的网络带宽需求使高速数字串行通信体现出比传统的并行数据传输更大的优势。而基于SerDes(SerialiZer/Deserializer)的高速串行通信接口突破了传统并行I/O接口的数据传输瓶颈，大大提高了数据传输速率。
　　论文的主要工作是分析SerDes中至关重要的接收器电路并设计在其中用到的电荷泵锁相环电路(CPPLL)和串并转换电路(S2P)电路。首先论文介绍了符合IEEE802.3标准1000BASE-T协议的单片集成的1.25Gbps以太网系统架构及其结构实现；论文基于GPDK90nm CMOS工艺设计了CPPLL和S2P电路和版图。主要包括，鉴频鉴相器电路：采用了基于动态DFF的鉴频鉴相器设计，解决了鉴相“死区”问题，并提高了工作速率；电荷泵电路：电荷泵开关采用一对互补时钟信号驱动的传输门结构，且电荷泵开关位于MOS管电流源源端，在输出支路采用共源共栅结构增加电荷泵CP的输出阻抗，有效的提高了充放电电流的匹配性；压控振荡器：采用环形振荡器，延时单元采用差分结构，并引入交叉耦合提供正反馈来提高延时单元增益，减小了输出结点电平转换时间。论文还设计了在SerDes系统中应用的S2P(串并转换电路)和分频器(Divider)，其中S2P采用串行的串并转换结构。
　　论文进行了仿真验证，后仿结果显示，PLL环路锁定时间约为0.5μs，输出时钟抖动约为1.785ps，相位噪声为-98dBc/Hz@1MHz；对于S2P，设计了1.25Gb/s数据的1:10或1:20串并转换，仿真结果表明，S2P能够正确进行10分频或20分频串并转换，最后，对论文工作进行了总结，并提出了今后工作的建议。