CMOS工艺中无运算放大器的带隙基准电压源

摘要

一种电路，包括连接在已调整电压和接地基准之间以产生输出带隙电压的无OPAMP的带隙电压发生核心电路。预调节器电路从未调整电源电压产生该已调整电压。该预调节器电路包括：负反馈回路，可用于稳定该已调整电压；以及电流源，可用于供给用于该已调整电压的电流，该电流源镜面反射该无OPAMP的带隙电压发生核心电路的PTAT电流。该核心电路还包括负反馈回路和正反馈回路，该负反馈回路和正反馈回路用于使该核心内的两个内部电压相等。

说明书

技术领域

本发明一般而言涉及在CMOS工艺中实现的带隙基准电压发生电 路。更具体而言，本发明涉及适用于低电压电源的、具有高PSRR和 低功率耗散的带隙基准电压发生器。

背景技术

现在参照图1，其中示出了带隙基准电压发生器10的典型实施 的电路图。发生器10包括具有正输入14、负输入16和输出18的运 算放大器(OPAMP)12。由两个串联连接电阻器R1和R2形成分压器， 其中电阻器R1和R2一起耦合于节点Y，节点Y连接到负输入16。分 压器的第一端连接到运算放大器12的输出18。分压器的第二端连接 到双极晶体管Q2的发射极。晶体管Q2的集电极和基极连接到接地基 准。电阻器R3耦合于运算放大器12的输出18和节点X之间，节点 X连接到正输入14。节点X还连接到双极晶体管Q1的发射极。晶体 管Q1的集电极和基极连接到接地基准，使得晶体管Q1和Q2的基极 连接在一起。

需要OPAMP 12使节点X和Y处的电压相等且稳定。除此之外， 利用OPAMP的PSRR改善使其可广泛应用于带隙电路。在通常应用中， OPAMP只是基本的差分输入运算放大器。然而，为了改善低电压应用 中的PSRR，期望具有高增益、高速度和低偏移(offset)OPAMP的良 好性能。这形成了具有更高功率耗散的更复杂的带隙电路。这种电路 不是很适合用于例如数据转换器的信号处理应用。

鉴于前述问题，人们对使用无OPAMP的(OPAMP-less)带隙发 生器感兴趣。然而，由于许多原因，这种电路通常不适用于信号处理 应用。

现在参照图2和3，其分别说明了现有技术中已知的简单的和共 射-共基的无OPAMP的带隙基准电压发生器电路。

在图2中，双极晶体管Q1和Q2如图1那样连接，其集电极和 基极耦合到接地基准电压。晶体管Q1的发射极通过MOS晶体管M1 和M3(其中M1为n沟道器件，M3为p沟道器件)的串联连接的源极- 漏极电路连接到基准电压源Vdd。晶体管M1的栅极连接到晶体管M1 的漏极。晶体管Q2的发射极通过MOS晶体管M2和M4(其中M2为n 沟道器件，M4为p沟道器件)的串联连接的源极-漏极电路以及串联 连接的电阻器R1，连接到基准电压源Vdd。电阻器R1耦合于晶体管 Q2的发射极与晶体管M2的源极之间。晶体管M4的栅极连接到晶体 管M4的漏极。此外，晶体管M4的栅极连接到晶体管M3的栅极，而 晶体管M2的栅极连接到晶体管M1的栅极。第三双极晶体管Q3的集 电极和基极耦合到接地基准电压。晶体管Q3的发射极通过p沟道MOS 晶体管M5的串联连接的源极-漏极电路和电阻器R2，连接到基准电 压源Vdd。电阻器R2耦合于晶体管Q3的发射极和晶体管M5的漏极 之间，在晶体管M5的漏极得到带隙输出电压Vbg。晶体管M5的栅极 连接到晶体管M3和M4的栅极。

在图3中，双极晶体管Q1和Q2如图1那样连接，其集电极和 基极耦合到接地基准电压。晶体管Q1的发射极通过MOS晶体管M1、 M1a、M3a和M3(其中M1/M1a为n沟道器件，M3a/M3为p沟道器件) 的串联连接的源极-漏极电路，连接到基准电压源Vdd。晶体管M1的 栅极连接到晶体管M1a和M3a的漏极。晶体管M1a的栅极接收偏置电 压Vb2，晶体管M3a的栅极接收偏置电压Vb1。晶体管Q2的发射极通 过MOS晶体管M2、M2a、M4a和M4(其中M2/M2a为n沟道器件，M4/M4a 为p沟道器件)的串联连接的源极-漏极电路以及串联连接的电阻器 R1，连接到基准电压源Vdd。电阻器R1耦合于晶体管Q2的发射极与 晶体管M2的源极之间。晶体管M4的栅极连接到晶体管M2a和M4a 的漏极。此外，晶体管M4的栅极连接到晶体管M3的栅极，而晶体管 M2的栅极连接到晶体管M1的栅极。晶体管M2a的栅极也接收偏置电 压Vb2，晶体管M4a的栅极也接收偏置电压Vb1。第三双极晶体管Q3 的集电极和基极耦合到接地基准电压。晶体管Q3的发射极通过p沟 道MOS晶体管M5和M5a的串联连接的源极-漏极电路和电阻器R2， 连接到基准电压源Vdd。电阻器R2耦合于晶体管Q3的发射极和晶体 管M5a的漏极之间，在晶体管M5a的漏极得到带隙输出电压Vbg。晶 体管M5a的栅极也接收偏置电压Vb1。晶体管M5的栅极连接到晶体 管M3和M4的栅极。

带隙电压Vbg为(方程1)：

$\mathrm{Vbg}=\mathrm{Vbe}3+\frac{R2}{R1}{V}_T\ln N$

其中N为Q2和Q1的纵横比。

有效PSRR表述为(方程2)：

$\mathrm{PSRR}=\frac{\mathrm{\Delta Vin}}{\mathrm{\Delta Vbg}}=\frac{Z_{\mathrm{gnd}}+Z_{\mathrm{in}}}{Z_{\mathrm{gnd}}}$

其中ΔVbg和ΔVin分别指带隙基准电压和输入电源电压Vdd的变 化，而Z_gnd和Z_in代表分别从基准到接地节点和到输入电源电压的有 效阻抗。

显然，Z_in仅为r_o5，没有大得足以在图2中实现高的PSRR。图3 中PSRR得到大幅提高，因为共射-共基被用于增大从基准电压到输入 电源的阻抗。这种情况下，注意(方程3)：

Z_in≈g_m5ar_o5r_o5a

还可以采用其他技术改善无OPAMP带隙的PSRR，例如调节型级联 (regulated cascade)技术，但是难以实现。即使图2和3的技术中 PSRR高，但是并不是高得足以用于数据转换器或者其他高性能应 用。

概言之，已经指出了传统带隙电路设计用于数据转换器和其他 高性能电路的诸多缺点：1)OPAMP带隙电路对OPAMP的要求(见图1) 高，且耗散面积增大；以及2)PSRR不是高得足以用于无OPAMP带隙 设计。即使高PSRR的无OPAMP带隙电路也存在缺点，因为其最小电 源电压太高且电路与标准CMOS工艺不兼容。

因此需要一种带隙电路，其克服了前述缺点且与标准CMOS工艺 兼容。该电路应该具有高的PSRR和低的温度系数。该电路优选地应 该是无OPAMP的，以便最小化耗散。该电路还应该兼容低电源电压。

发明内容

在一个实施方案中，提供了一种电路，其包括：无OPAMP的带 隙电压发生核心电路，其连接在已调整电压和接地基准之间并产生输 出带隙电压；以及由电源电压产生已调整电压的电路。

在一个方面，产生已调整电压的电路包括可用于稳定该已调整 电压的负反馈回路。

在一个方面，产生已调整电压的电路包括连接到被供给该调节 电压的节点的电流源电路，该电流源电路包括可用于镜面反射无 OPAMP的带隙电压发生核心电路的PTAT电流的电流反射镜。

在一个实施方案中，一种电路包括连接在已调整电压节点和接 地基准节点之间并产生输出带隙电压的元OPAMP的带隙电压发生核 心电路。该核心电路包括第一和第二双极晶体管，它们的集电极和基 极相互耦合并耦合到接地基准节点；第一电阻器，具有连接到该第二 双极晶体管的发射极的第一端并具有第二端；第一MOS晶体管，其源 极连接到该第一双极晶体管的发射极；以及第二MOS晶体管，其源极 连接到该第一电阻器的第二端。该电路还包括：在已调整电压节点从 电源电压产生已调整电压的电路；以及第三MOS晶体管，其栅极连接 到该第二MOS晶体管的漏极且其漏极连接到该已调整电压节点。

在一个实施方案中，一种电路包括连接在已调整电压节点和接 地基准节点之间并产生输出带隙电压的无OPAMP的带隙电压发生核 心电路。该核心电路包括：第一和第二双极晶体管，它们的集电极和 基极相互耦合并耦合到接地基准节点；第一电阻器，具有连接到该第 二双极晶体管的发射极的第一端并具有第二端；第一MOS晶体管，其 源极连接到该第一双极晶体管的发射极；以及第二MOS晶体管，其源 极连接到该第一电阻器的第二端。该电路还包括在已调整电压节点从 电源电压产生已调整电压的电路，包括耦合成向该已调整电压节点供 给电流的电流源，该电流源镜面反射该无OPAMP的带隙电压发生核心 电路的PTAT电流。

附图说明

通过结合附图进行的下述详细描述，可以更彻底地理解本发明 的方法和设备，附图中：

图1为使用OPAMP的带隙基准电压发生器的典型实施的电路 图；

图2和3分别说明了现有技术中已知的简单的且共射-共基的无 OPAMP带隙基准电压发生器电路；

图4为按照本发明实施方案的无OPAMP带隙基准电压发生器电 路的电路图；

图5说明了图4的电路的PSRR的模拟；

图6说明了图4的电路的输入电压调节率(line regulation)的 模拟；

图7说明了图4的电路的温度系数的模拟；以及

图8说明了图4的电路的瞬态的模拟。

具体实施方式

现在参照图4，其中示出了按照本发明实施方案的无OPAMP带隙 基准电压发生器电路的电路图。双极晶体管Q1和Q2如图1那样连 接，它们的集电极和基极耦合到接地基准电压。晶体管Q1的发射极 通过MOS晶体管M1和M4(其中M1为n沟道器件，M4为p沟道器件) 的串联连接的源极-漏极电路，连接到已调整电压Vreg。晶体管M1 的栅极连接到晶体管M1的漏极。晶体管Q2的发射极通过MOS晶体管 M2和M5(其中M2为n沟道器件，M5为p沟道器件)的串联连接的源 极-漏极电路以及串联连接的电阻器R1，连接到已调整电压Vreg。电 阻器R1耦合于晶体管Q2的发射极与晶体管M2的源极之间。晶体管 M4的栅极连接到晶体管M2和M5的漏极。

MOS晶体管M6为p沟道器件，其源极连接到已调整电压Vreg且 其漏极连接到晶体管M2的源极。晶体管M6的栅极连接到晶体管M4 的栅极以及晶体管M2和M5的漏极。

第三双极晶体管Q3的集电极和基极耦合到接地基准电压。晶体 管Q3的发射极通过n沟道MOS晶体管M3的串联连接的源极-漏极电 路，连接到已调整电压Vreg。晶体管M3的栅极连接到晶体管M4和 M6的栅极以及晶体管M2和M5的漏极。

第四双极晶体管Q4的集电极和基极耦合到接地基准电压。晶体 管Q4的发射极通过p沟道MOS晶体管M8和n沟道MOS晶体管M9的 串联连接的源极-漏极电路，连接到已调整电压Vreg。晶体管M8的 栅极连接到晶体管M8的漏极，还连接到晶体管M5的栅极。晶体管 M9的栅极连接到晶体管M1和M2的栅极。

第五双极晶体管Q5的集电极和基极耦合到接地基准电压。晶体 管Q5的发射极通过p沟道MOS晶体管M10的串联连接的源极-漏极电 路以及电阻器R2，连接到已调整电压Vreg。电阻器R2耦合于晶体管 Q5的发射极和晶体管M10的漏极之间，在晶体管M10的漏极得到带 隙输出电压Vbg。晶体管M10的栅极连接到晶体管M3和M4的栅极。

p沟道MOS晶体管M11的漏极连接到晶体管M1和M4的漏极，其 源极连接到基准电压源Vdd(该电压未被调整，受到例如开关噪声的 噪声影响)。p沟道MOS晶体管M12的源极连接到基准电压源Vdd，并 从其漏极提供已调整电压Vreg。p沟道MOS晶体管M13的源极连接到 基准电压源Vdd，其栅极连接到其漏极并连接到晶体管M12的栅极。 n沟道MOS晶体管M18的漏极连接到晶体管M13的漏极和栅极，其源 极连接到晶体管Q3的发射极和晶体管M3的源极。晶体管M18的栅极 连接到晶体管M1、M2和M9的栅极。

MOS晶体管M14(p沟道)和M17(n沟道)形成反相器。晶体管M14 和M17的栅极(在Vbg输出)连接到晶体管M10的漏极。晶体管M14 的源极连接到基准电压源Vdd，晶体管M17的源极连接到接地基准。 p沟道MOS晶体管15的源极连接到基准电压源Vdd，其漏极连接到其 栅极以及晶体管M11的栅极。n沟道MOS晶体管M16的漏极连接到晶 体管M15的漏极，且其源极连接到接地基准。晶体管M16的栅极连接 到晶体管M14和M17的漏极。

图4的电路在相对宽的频带上提供了高PSRR，以便抑制来自可 能也实现在同一集成电路芯片内的任何其他高速数字电路的噪声。注 意，该电路优选地不使用OPAMP。该电路可以工作于低电源电压和低 功率耗散。

该电路工作于内部预调整电源电压Vreg以改善PSRR。该带隙电 路的核心包括两个反馈回路，用于使节点A和B处的电压相等。一个 回路为包括晶体管M1、M2和M4的正反馈回路。另一个回路为包括晶 体管M1、M4、M5、M8和M9的负反馈回路。由包括晶体管M3和M5 的主负回路稳定电压Vreg。由晶体管M12供给用于Vreg的电流，该 晶体管M12镜面反射流经晶体管M18的PTAT电流。该电路包括由晶 体管M11、M14、M15、M16和M17组成的起动电路。

该电路如下工作：

使节点A和B处的电压相等的反馈回路。如果负反馈回路的增 益大于正反馈回路的增益，则可以实现节点A和B处的电压相等。如 果S代表晶体管的纵横比(下标数字表示相关的MOS晶体管)，则在稳 定条件下V_A＝V_B，S₁∶S₂∶S₉＝2∶1∶2，I₁∶I₂∶I₉＝2∶1∶2。因此g_m1＝g_m9＝g_m2。 如果V_A＞V_B，则M1、M2和M9的有效VGS增大，且负反馈将使其稳定。 正回路增益为(方程4)：

$\mathrm{Av}(+)=\frac{g_{m2}}{1+g_{m2}(R_1+r_{\mathrm{eb}2})}{r}_C{g}_{m4}{r}_D$

其中r_C为节点C处的电阻，r_D为节点D处的电阻，r_eb2为晶体管Q2 的总发射极电阻。负回路增益为(方程5)：

$\mathrm{Av}(-)=\frac{g_{m9}}{1+g_{m9}{r}_{\mathrm{eb}4}}\left(\frac{1}{g_{m8}}\right|\left|r_{o9}\right)g_{m5}{r}_C{g}_{m4}{r}_D$

其中r_o9为M9的漏极内看到的电阻，r_eb3为Q3的发射极电阻。由于 1/g_m8＜＜r_o9且g_m9＝2g_m2，且A₈∶A₅＝2∶1，则g_m8＝2g_m5，因此(方程6)：

$\mathrm{Av}(-)=\frac{1}{2g_{m5}}\frac{2g_{m2}}{1+g_{m2}{r}_{\mathrm{eb}4}}{g}_{m5}{r}_C{g}_{m4}{r}_D=\frac{g_{m2}}{1+g_{m2}{r}_{\mathrm{eb}4}}{r}_C{g}_{m4}{r}_D$

对于共基极配置，发射极电阻为(方程7)：

$r_{\mathrm{eb}}^{\prime }=\frac{{\alpha }_o}{g_m}\approx \frac{{\alpha }_o}{I_E^{\prime }}{V}_T$

其中I_E′为通过节点E的双极晶体管Q4的发射极电流。现在I₁＝I_c4＝ I_E，因此Q2的并联电阻为(方程8)：

$r_{\mathrm{eb}2}=N\frac{{\alpha }_o}{I_E/N}{V}_T=r_{\mathrm{eb}4}$

其中N为Q2与Q1的面积比。比较方程(2)和(6)，则可以得到(方程 9)：Av(-)＞Av(+)，因此节点A处的电压将等于节点B处的电压。

稳定电压Vreg的反馈。Vreg的电压变化由晶体管M4检测，并 产生电流变化。然而，晶体管M2的有效跨导小于晶体管M9的有效跨 导。因此，晶体管M5的电流不同于晶体管M2的电流，且V_C与Vreg 同步变化。因此，V_C被晶体管M3检测并反馈给Vreg以稳定Vreg电 压。

假设电压Vreg、V_C和V_E的增量变化分别为vreg、v_C和v_E。因此， 晶体管M4和M8内的增量电流为(方程9和10)：

i_m4＝g_m4(vreg-v_C)以及i_m8＝g_m8(vreg-v_E)

考虑到电流反射镜关系，可以得到(方程11)：

i_m8＝i_m4

因此(方程12)：

$v_C=\frac{g_{m4}-g_{m8}}{g_{m4}}\mathrm{vreg}+\frac{g_{m8}}{g_{m4}}{v}_E$

以及(方程13)：

$v_E=\frac{r_{o9}}{r_{o9}+1/g_{m4}}\mathrm{vreg}=\frac{g_{m8}{r}_{o9}}{1+g_{m4}{r}_{o9}}\mathrm{vreg}$

将方程(13)代入方程(12)，得到(方程14)：

$v_C=\frac{(g_{m4}-g_{m8})+g_{m4}{g}_{m8}{r}_{o9}}{g_{m4}(1+g_{m8}{r}_{o9})}\mathrm{vreg}$

增量变化v_C导致电压vreg减小。因此，负反馈迫使Vreg稳定。该 回路增益可以近似写成(方程15)：

$A=-\frac{i_3{r}_{\mathrm{reg}}}{\mathrm{vreg}}=-\frac{g_{m3}{v}_C{r}_{\mathrm{reg}}}{\mathrm{vreg}}=-g_{m3}{r}_{\mathrm{reg}}\frac{(g_{m4}-g_{m8})+g_{m4}{g}_{m8}{r}_{o9}}{g_{m4}(1+g_{m8}{r}_{o9})}$

其中r_reg为在节点Vreg看到的电阻。

晶体管M12、M13和M18镜面反射PTAT电流，并根据需要为Vreg 提供电流。带隙电压写成(方程16)：

$\mathrm{Vbg}=V_{\mathrm{be}5}+\frac{R_2}{R_1}{V}_T\ln N$

对于稳定Vreg，还存在其他贡献，例如通过晶体管M4、M1、M18、M13 和M12的回路。实际上，当Vdd低时，例如小于值V_DDmin(稍后描述)， 则晶体管M3不工作，且稳定电压Vreg的功能主要依赖于通过晶体管 M4、M1、M18、M13和M12的回路，而不是通过晶体管M3的回路。

该电路具有低电压结构。该电路的最小电源为(方程17)：

V_DDmin＝V_eb3+V_GS3+V_GS6+V_OV12＝V_eb3+V_OV3+V_OV6+V_OV12+V_TN+V_TP

假设V_eb3＝0.75V，V_TN＝0.63V，V_TP ＝0.52V，并假设V_OV3＝V_OV6＝V_OV12＝ 0.2V，于是V_DDmin＝2.5V。在图4中，晶体管M3的源极不能接地，因 为节点C的最小电压为(方程18)：

V_Cmin＝V_eb1+V_GS1+V_GD4＝V_eb1+V_TN+T_OV1-V_TP≈1.1V

然而，如果晶体管M3的源极接地，则节点C的电压将钳位于(方程 19)：

V_C＝V_GS3≈0.9V

因此，该带隙核心不能有效地工作。然而，应当注意，当Vdd 小于V_DDmin时该电路仍然可以工作，因为即使当晶体管M3不工作，通 过晶体管M4、M1、M18、M13和M12的回路仍可以调节电压Vreg。不 幸的是，在该模式中，PSRR显著下降。

对于该低电压结构，要考虑若干因素：(1)通过使用阈值更低的 器件，可以实现具有高PSRR的更低电压带隙，以及(2)为了得到具 有宽的带宽的高PSRR，晶体管M3的纵横比必须恰当。

高PSRR的机制。不使用OPAMP难以得到高的PSRR。因此，在使 用无OPAMP的电路时，带隙核心电路的电源电压使用图4的预调节器 电路是一个合适的选择。通常，预调节器电路由若干二极管组成或者 为齐纳二极管。然而，这些解决方案不适合采用CMOS技术，原因有 两点：(1)在CMOS中无法得到浮置二极管，以及(2)二极管预调节器 的温度系数太高。图4的电路采用新的预调节器电路，其再次使用具 有负反馈的带隙核心，以如前所述地稳定该调节器的电压。预调节器 的源电流来自PTAT电流。

假设vin、vreg和vo分别为电压Vdd、Vreg和Vbg的AC部分。 还假设i_reg和i_m10为节点Vreg和晶体管M10的电流的AC部分。则(方 程20)：

$\mathrm{PSRR}=\frac{\mathrm{vin}}{\mathrm{vo}}=\frac{r_{o12}+r_{\mathrm{reg}}}{r_{\mathrm{reg}}}\frac{\mathrm{vreg}}{i_{m10}}\frac{i_{m10}}{v_o}$

其中r_o12和r_reg为从节点Vreg至Vdd看到的晶体管M12的电阻以及向 下至接地看到的节点Vreg的电阻。Vreg的变化导致(方程21至24)：

i_m5＝g_m5(vreg-v_E)，$i_{m8}=\frac{g_{m9}}{g_{m1}}{i}_{m4}=i_{m4}$

i_m3＝g_m3v_C，i_m4＝g_m4(vreg-v_C)，    i_m6＝g_m6(vreg-v_C)

i_m10＝g_m10(vreg-v_C)

i_reg＝i_m3+i_m4+i_m5+i_m6+i_m8+i_m10

将方程(13)和(14)代入方程(21)-(24)得到(方程25至27)：

$r_{\mathrm{reg}}=\frac{g_{m4}(1+g_{m8}{r}_{o9})}{g_{m3}{g}_{m4}{g}_{m8}{r}_{o9}+g_{m4}(g_{m4}+g_{m6}+g_{m8}+g_{m10})+g_{m5}{g}_{m8}}$

$i_{m10}=\frac{g_{m8}}{1+g_{m8}{r}_{o9}}\mathrm{vreg}$

$\frac{i_{m10}}{\mathrm{vo}}=\frac{1}{R_2}$

将方程(25)-(27)代入方程(20)得到(方程28)：

$\mathrm{PSRR}=\frac{g_{m4}(1+g_{m8}{r}_{o9})+r_{o12}(g_{m3}{g}_{m4}{g}_{m8}{r}_{o9}+g_{m4}(g_{m4}+g_{m6}+g_{m8}+g_{m10})+g_{m5}{g}_{m8})}{g_{m4}{g}_{m10}{R}_2}$

该方程表明对于提高PSRR有重要作用的参数。通过应用下述可以实 现宽带和高PSRR：(1)使用晶体管M3通过放大电压V_C以稳定Vreg， 从而改善PSRR；(2)将晶体管M10的栅极连接到V_C有助于改善PSRR， 因为Vreg和V_C沿相同方向变化且这导致晶体管M10的电流变化减 弱；(3)由设计成具有若干负反馈回路的已调整电压供给该带隙核 心；以及(4)使用无OPAMP实施并通过减小第一极的电阻，实现宽带 PSRR。

低温度系数机制。如果预调节器由简单二极管结构组成，则其 温度系数(TC)将无法接受。为了改善带隙输出电压Vbg的TC，预调 节器的TC必须低。在图4的电路中，PTAT电流反馈到预调节器以提 供正温度系数贡献。

电压Vreg可以表示成(方程29)：

Vreg＝V_eb3+V_GS3+V_GS6＝V_eb3+V_OV3+V_OV6+V_TN+V_TP

$\mathrm{Vreg}=V_{\mathrm{eb}3}+V_{\mathrm{TN}}+V_{\mathrm{TP}}+\sqrt{\frac{2I_3}{K_N{S}_3}}+\sqrt{\frac{2I_6}{K_P{S}_6}}$

其中S代表由下标指定的相关晶体管的纵横比，K_N和K_P为n沟道和p 沟道MOS晶体管的跨导参数。因此Vreg的温度系数为(方程30)：

$\frac{\mathrm{dVreg}}{\mathrm{dT}}=\frac{d{V}_{\mathrm{eb}3}}{\mathrm{dT}}+2\frac{d{V}_T}{\mathrm{dT}}+\frac{1}{\sqrt{2K_N{I}_3{S}_3}}\frac{d{I}_3}{\mathrm{dT}}+\frac{1}{\sqrt{2K_P{I}_6{S}_6}}\frac{d{I}_6}{\mathrm{dT}}$

由于I₃＝I₆＝1nN/2R₁，于是方程(30)变为(方程31)：

$\frac{\mathrm{dVreg}}{\mathrm{dT}}=\frac{d{V}_{\mathrm{eb}3}}{\mathrm{dT}}+\frac{d{V}_T}{\mathrm{dT}}(2+(\frac{1}{2\sqrt{2K_N{I}_3{S}_3}}+\frac{1}{2\sqrt{2K_P{I}_6{S}_6}})\frac{\ln N}{R_1})$

令dVreg/dT＝0；因此(方程32)：

$\frac{1}{2\sqrt{2K_N{I}_3{S}_3}}+\frac{1}{2\sqrt{2K_N{I}_6{S}_6}}\frac{\ln N}{R_1}=15.4$

其中dV_eb3/dT＝-1.5mV/℃，且dV_T/dT＝0.086mV/℃。

为了实现其他更佳的特性以适应该应用，晶体管的参数必须选 择成得到低温度系数而不是零温度系数。例如，N＝8，K_N＝80μA/V²， K_P＝40μA/V²，I₃＝I₆＝5μA，S₃＝2，S₆＝3，且R₁＝5.4KΩ。于是 dVreg/dT＝-0.55mV/℃。

使用3V的电源电压Vdd以及V_TN＝0.63V且V_TP＝0.52V的MOS器 件，模拟图4的电路。图5说明了PSRR的模拟结果，表明该电路能 够得到如下Vbg的PSRR：在10KHz时为-93dB，在100KHz时为-75dB， 在1MHz时为-35dB。图6说明了输入电压调节率的模拟结果(Vdd为 2V至4V时的性能为1mV/V，Vdd从2V至3.5V时为0.3至0.6mV)。 图7说明了温度系数为9ppm/℃的模拟结果。图8说明了瞬态模拟。

尽管已经在附图中阐述并在前述详细描述中描述了本发明的方 法和设备的优选实施方案，应该理解，本发明不限于所揭示的实施方 案，在不背离由所附权利要求提出和界定的本发明的精神的情况下， 可以进行许多重新设置、修正和替代。