一种可靠片上总线的设计方法和系统及其工作方法

摘要

本发明公开了一种可靠片上总线的设计方法和系统及其工作方法。一种可靠片上总线的设计方法，是利用群码的校验矩阵从串扰避免编码码字集合中选择具备纠错能力的子集合，构成具备纠错能力的串扰避免编码码字集合，应用于片上总线的电路设计，其包括下列步骤：根据串扰避免编码的规则生成码字集合；根据要求，推导群码的校验矩阵的属性；对满足属性的所有校验矩阵进行优化，获得最佳校验矩阵，以产生具备纠错能力的串扰避免编码码字集合。其能够在不引入二次串扰的前提下，以较小的布线开销和功耗开销，保证总线避免串扰时延的影响，并且可以纠正总线上由于噪声导致的信号翻转。

说明书

技术领域

本发明涉及半导体工艺技术领域，主要是超大规模集成电路(VLSI)故障容忍(Fault Tolerance)的方法和设计，特别是涉及一种可靠片上总线的设计方法和系统及其工作方法。

背景技术

随着门时延不断的减少，片上系统(SOC)中长总线的时延对系统能否达到高的整体性能的作用日益显著。然而，在超深亚微米工艺和GHZ工作频率下，电路中耦合电容和寄生电感等寄生元件作用显著。当信号发生跳变时，它们会进行充放电(在超深亚微米工艺下，主要是耦合电容起主要作用)，使得在输出端得不到信号的正确响应。这些影响主要包括串扰时延(Crosstalk-InducedDelay)和串扰尖峰(Crosstalk-Induced Glitch)。其中，串扰时延导致了总线的部分信号无法在规定时间内到达输出端，严重影响信号的同步。根据国际半导体技术路线图，当系统时钟到达10GHZ时，这种片上总线的时延甚至可以与时钟频率相当。为了消除总线串扰带来的影响，保证长总线的可靠性，工业界需要不断优化系统布线，或者采用保守的总线结构，即在相邻导线之间加入屏蔽线。前一种方法需要多次评估和改进，而且辅助工具的复杂度极高；后一种方法不仅增加面积开销，而且会增大总线的延时和功耗。

因此，研究者设计相应的串扰避免编码(Crosstalk Avoidance Code，简称CAC)，避免总线信号出现糟糕的跳变组合，进而避免串扰时延。图1给出了不同跳变组合导致的相对时延，最糟糕的跳变组合(↓，↑，↓)比最好跳变组合(↑，↑，↑)的时延多4λ，其中λ是导线耦合电容与对地电容的比值。采用相对时延作为CAC的时延上限，CAC编码可以分为的Delay＝1+λ(加速编码)、Delay＝1+2λ(常用编码)和Delay＝1+3λ(避免最大时延编码)。而常用编码的规则又分为两类，即禁止跳变编码(Forbidden Transition Code，简称FTC)和禁止向量编码(Forbidden Pattern Code，简称FPC)。其中，FTC要求它的码字与基准码字(由相间的01构成)组成向量对时，禁止相邻信号线同时出现跳变；FPC禁止它的码字中出现子向量“010”和“101”。这些方法可以极大地减少总线的时延开销，同时面积开销较小，是一种理想的片上总线容错方法。

然而，现在的编码方法CAC只能避免串扰时延故障，不能纠正由于电路噪声带来的信号翻转。如果要容忍总线上的噪声，包括串扰带来的串扰尖峰故障，则需要在CAC上添加新的海明校验码，形成具有纠错能力的结合编码，如图2所示。但是，由CAC单元001产生的编码总线和由ECC单元002产生的校验总线，两组总线存在多级门延时，因此需要增大系统时钟脉冲的宽度。这样会制约系统主频的提高。更重要的是校验总线Kc发生信号跳变，也会滞后于编码总线L。这种迟到的信号跳变会导致编码总线的二次串扰。它增大了信号的跳变时延，导致总线系统性能降低。

同时，新生成的海明校验码是不具备避免串扰时延的能力。而且，校验总线的信息是用于纠错的，在信号传输过程中不能更改，因此不能把海明校验码进行CAC编码。如图2所示，校验总线需要通过单元003添加保护线，保护校验线免受总线串扰的影响。采用这种方法，会增加系统的布线开销，导致在片上总线上不必要的功耗。

发明内容

本发明的目的在于提供一种可靠片上总线的设计方法和系统及其工作方法，其能够在不引入二次串扰的前提下，以较小的布线开销和功耗开销，保证总线避免串扰时延的影响，并且可以纠正总线上由于噪声导致的信号翻转。

为实现本发明的目的而提供的一种可靠片上总线的设计方法，是利用群码的校验矩阵从串扰避免编码码字集合中选择具备纠错能力的子集合，构成具备纠错能力的串扰避免编码码字集合，应用于片上总线的电路设计，其包括下列步骤：

A.根据串扰避免编码的规则生成码字集合；

B.根据要求，推导群码的校验矩阵的属性；

C.对满足属性的所有校验矩阵进行优化，获得最佳校验矩阵，以产生具备纠错能力的串扰避免编码码字集合。

所述步骤A还进一步包括：

A1.根据半导体器件工艺库说明书对总线布线信息，包括物理尺寸、导线材质和衬底参杂情况，得到耦合电容和接地电容的比值和无串扰的传输时延；

A2.结合不同串扰避免编码的时延避免性能，预测串扰避免时延上限；

A3.根据选定的串扰避免编码，生成码字集合。

所述步骤B还进一步包括：

B1.参考设计说明书对纠错能力的要求，确定相应群码的码距；

B2.根据群码的的码距，推导群码的校验矩阵的属性，以得出满足该属性的所有校验矩阵。

所述步骤B1中，当且仅当码距大于等于2K+1时，编码可以纠正K位故障。

所述步骤B2中，当且仅当群码的生成矩阵中相加等于0^T的列向量组，它们的最小列向量数目等于a，则群码的码距等于a；矩阵列向量的维数m必须不小于log₂(n+1)，其中n是码字的位数。

所述步骤C还进一步包括：

C1.按照步骤A1所述的方法，生成N位的串扰避免码字集合；

C2.判断满足属性的所有校验矩阵是否已经进行判定，如果已经全部进行判定，则执行步骤C3；否则执行步骤C4；

C3.将N加上1；

C4.从所有符合要求的矩阵中，选取一个待判定矩阵作为校验矩阵，从N位串扰避免码字集合中，选择符合要求的码字集合；

C5.如果符合要求的码字的数目满足编码M位信息的数目，则执行步骤C6；否则将待判定矩阵从矩阵集合中删除，返回步骤C2；

C6.输出符合要求的具备纠错能力的串扰避免编码码字集合。

所述步骤C4中，在选择码字的过程中，如果N位串扰避免码字集合中的码字满足待判定矩阵构成的校验方程，将该码字添加到符合要求的码字集合中；反之，该码字被删除。

为实现本发明的目的还提供一种可靠片上总线系统，包括：

编码单元，它被设置在总线系统的输入端口上，用于将需要传输的信息转化成总线上的编码；

总线系统单元，根据具备纠错能力的串扰避免编码码字集合进行设计，用于传输编码；

译码单元，它被设置在总线系统的输入端口上，用于将在总线上传输的编码转化成信息；

校验单元，用于找到并纠正编码在传输中的错误。

所述编码单元，是将包含信息集合到最佳码字集合映射关系的编码本，利用SIS逻辑优化工具生成优化的编码逻辑，并通过组合电路或可编码逻辑阵列实现的电路。

总线系统单元中，所述具备纠错能力的串扰避免编码码字集合，是根据可靠片上总线的设计方法而确定的码字集合。

所述可靠片上总线的设计方法，是利用群码的校验矩阵从串扰避免编码码字集合中选择具备纠错能力的子集合，构成具备纠错能力的串扰避免编码码字集合，应用于片上总线的电路设计，其包括下列步骤：

A.根据串扰避免编码的规则生成码字集合；

B.根据要求，推导群码的校验矩阵的属性；

C.对满足属性的所有校验矩阵进行优化，获得最佳校验矩阵，以产生具备纠错能力的串扰避免编码码字集合。

所述步骤A还进一步包括：

A1.根据半导体器件工艺库说明书对总线布线信息，包括物理尺寸、导线材质和衬底参杂情况，得到耦合电容和接地电容的比值和无串扰的传输时延；

A2.结合不同串扰避免编码的时延避免性能，预测串扰避免时延上限；

A3.根据选定的串扰避免编码，生成码字集合。

所述步骤B还进一步包括：

B1.参考设计说明书对纠错能力的要求，确定相应群码的码距；

B2.根据群码的的码距，推导群码的校验矩阵的属性，以得出满足该属性的所有校验矩阵。

所述步骤B1中，当且仅当码距大于等于2K+1时，编码可以纠正K位故障。

所述步骤B2中，当且仅当群码的生成矩阵中相加等于0^T的列向量组，它们的最小列向量数目等于a，则群码的码距等于a；矩阵列向量的维数m必须不小于log₂(n+1)，其中n是码字的位数。

所述步骤C还进一步包括：

C1.按照步骤A1所述的方法，生成N位的串扰避免码字集合；

C2.判断满足属性的所有校验矩阵是否已经进行判定，如果已经全部进行判定，则执行步骤C3；否则执行步骤C4；

C3.将N加上1；

C4.从所有符合要求的矩阵中，选取一个待判定矩阵作为校验矩阵，从N位串扰避免码字集合中，选择符合要求的码字集合；

C5.如果符合要求的码字的数目满足编码M位信息的数目，则执行步骤C6；否则将待判定矩阵从矩阵集合中删除，返回步骤C2；

C6.输出符合要求的具备纠错能力的串扰避免编码码字集合。

所述步骤C4中，在选择码字的过程中，如果N位串扰避免码字集合中的码字满足待判定矩阵构成的校验方程，将该码字添加到符合要求的码字集合中；反之，该码字被删除。

所述译码单元，是将包含最佳码字集合到信息集合映射关系的译码本，利用SIS逻辑优化工具生成优化的译码逻辑，并通过组合电路或可编辑逻辑阵列实现的电路。

所述校验单元，还进一步包括：

校验矩阵单元：将所述总线系统单元输出码字与对应的校验矩阵再次运算，得到的结果输入到差错译码单元；

差错译码单元：根据输入的运算结果判定是否有错误，并将纠错信息输入到纠正单元；

纠正单元：根据纠错信息，纠正码字相应位的错误。

所述对应的校验矩阵，是指从N位串扰避免码字集合中，选出符合要求的码字集合的矩阵，每一个校验矩阵都与一组符合该校验矩阵的码字集合相对应。

为实现本发明的目的还提供一种可靠片上总线系统的工作方法，包括下列步骤：

A.根据具备纠错能力的串扰避免编码码字集合，将待传信息一一映射到集合中的码字，在系统总线上传输；

B.对传出的码字进行校验并进行纠正；

C.将码字转化为相应信息后输出。

步骤A中，所述具备纠错能力的串扰避免编码码字集合，是根据可靠片上总线的设计方法而确定的码字集合。

所述步骤A中，利用包含信息集合到码字集合映射关系的编码本，将需要传输的信息转化成总线上的编码。

所述可靠片上总线的设计方法，包括下列步骤：

A’.根据串扰避免编码的规则生成码字集合；

B’.根据要求，推导群码的校验矩阵的属性；

C’.对满足属性的所有校验矩阵进行优化，获得最佳校验矩阵，以产生具备纠错能力的串扰避免编码码字集合。

所述步骤A’还进一步包括：

A1’.根据半导体器件工艺库说明书对总线布线信息，包括物理尺寸、导线材质和衬底参杂情况，得到耦合电容和接地电容的比值和无串扰的传输时延；

A2’.结合不同串扰避免编码的时延避免性能，预测串扰避免时延上限；

A3’.根据选定的串扰避免编码，生成码字集合。

所述步骤B’还进一步包括：

B1’.参考设计说明书对纠错能力的要求，确定相应群码的码距；

B2’.根据群码的的码距，推导群码的校验矩阵的属性，以得出满足该属性的所有校验矩阵。

所述步骤B1’中，当且仅当码距大于等于2K+1时，编码可以纠正K位故障。

所述步骤B2’中，当且仅当群码的生成矩阵中相加等于0^T的列向量组，它们的最小列向量数目等于a，则群码的码距等于a；矩阵列向量的维数m必须不小于log₂(n+1)，其中n是码字的位数。

所述步骤C’还进一步包括：

C1’.按照步骤A1’所述的方法，生成N位的串扰避免码字集合；

C2’.判断满足属性的所有校验矩阵是否已经进行判定，如果已经全部进行判定，则执行步骤C3’；否则执行步骤C4’；

C3’.将N加上1；

C4’.从所有符合要求的矩阵中，选取一个待判定矩阵作为校验矩阵，从N位串扰避免码字集合中，选择符合要求的码字集合；

C5’.如果符合要求的码字的数目满足编码M位信息的数目，则执行步骤C6’；否则将待判定矩阵从矩阵集合中删除，返回步骤C2’；

C6’.输出符合要求的具备纠错能力的串扰避免编码码字集合。

所述步骤C4’中，在选择码字的过程中，如果N位串扰避免码字集合中的码字满足待判定矩阵构成的校验方程，将该码字添加到符合要求的码字集合中；反之，该码字被删除。

所述步骤B还进一步包括步骤：

B1.将总线输出码字与对应的校验矩阵再次运算，判断输出的运算结果是否有错误；

B2.根据纠错信息，纠正码字相应位的错误。

所述对应的校验矩阵，是指从N位串扰避免码字集合中，选出符合要求的码字集合的矩阵，每一个校验矩阵都与一组符合该校验矩阵的码字集合相对应。

所述步骤B1中，如果输出结果等于0^T，则码字传输没有错误，所有输出保持为0；否则，从校验矩阵中找出与输出结果相等的列向量，并且将与该列向量位置相同的输出设置成1作为纠错信息。

所述步骤B2中，当纠错信息输入0时，表示码字中相应位没有错误，保持不变；当纠错信息输入1时，表示码字中相应位出现错误，信号翻转。

所述步骤C中，利用包含码字集合到信息集合映射关系的译码本，将在总线上传输的编码转化成信息后输出。

本发明的有益效果在于：

1.可以保证在超深亚微米工艺以下集成电路中全局总线高效可靠的运行；

2.可以纠正总线上由于噪声导致的信号翻转，具备较高的商业和学术价值。

3.避免了添加新的海明码以及屏蔽线来提供纠错能力，布线开销较小，功耗较低；

4.总线上的信号会同时变化，可以避免由于直接引入海明码而带来的二次串扰影响，确保了总线的性能；

附图说明

图1是跳变组合与相对时延的关系图；

图2是直接结合海明码的CAC编码示意图；

图3是本发明可靠片上总线的设计方法的流程图；

图4是确定具备纠错能力的串扰避免编码码字集合算法流程图；

图5是不同校验矩阵选出的码字数量图；

图6是码字选择规则的实例；

图7是可靠片上总线系统结构示意图；

图8是校验单元结构示意图；

图9是可靠片上总线系统的工作方法的流程图。

图10是基于FTC原理不同容错总线的布线开销图；

图11是基于FPC原理不同容错总线的布线开销图；

图12是直接结合编码方式和码字选择编码方式导线的平均功耗图；

图13是时延分析电路截面图；

图14是总线电平信号下降波形图。

具体实施方式

为了使本发明的目的、技术方案及优点更加清楚明白，以下结合附图及实施例，对本发明的一种可靠片上总线的设计方法和系统及其工作方法进行进一步详细说明。应当理解，此处所描述的具体实施例仅仅用以解释本发明，并不用于限定本发明。

本发明的一种可靠片上总线的设计方法和系统及其工作方法，是通过基于码字选择的可靠片上总线的设计方法确定具备纠错能力的串扰避免编码码字集合，并根据具备纠错能力的串扰避免编码码字集合设计可靠片上总线系统，并利用设计好的可靠片上总线系统传输信息。

下面结合上述目标详细介绍本发明一种可靠片上总线的设计方法，它是利用群码的校验矩阵从串扰避免编码码字集合中选择具备纠错能力的子集合，构成具备纠错能力的串扰避免编码码字集合，应用于片上总线的电路设计。

如图3和图4所示，包括下列步骤：

步骤S100，根据串扰避免编码(Crosstalk Avoidance Code，简称CAC)的规则生成码字集合；

步骤S110，根据半导体器件工艺库说明书对总线布线信息，包括物理尺寸、导线材质和衬底参杂情况，得到耦合电容和接地电容的比值(λ)和无串扰的传输时延(t₀)；

步骤S120，结合不同CAC编码的时延避免性能，预测CAC时延上限；

采用相对时延作为CAC时延上限，CAC编码可以分为加速编码(Delay＝1+λ)、常用编码(Delay＝1+2λ)和避免最大时延编码(Delay＝1+3λ)。其中常用编码又分为两类，即禁止跳变编码(FTC)和禁止向量编码(FPC)。计算不同CAC的实际时延上限，其中实际时延是传输时延(t₀)与相对时延(Delay)的乘积。

参考设计说明书对信号跳变时延的要求，选择合适的CAC编码。

步骤S130，根据选定的CAC编码，生成码字集合；

步骤S200，根据要求，推导群码的校验矩阵的属性；

步骤S210，参考设计说明书对纠错能力的要求，确定相应群码的码距；

设代数系统<Sn，o>是一个群，Sn是n位的码字全集，加操作o是按位异或运算符。

定义1  设Cn是Sn的非空子集合，如果Cn也是一个群，并且是Sn的子群，则Cn被叫做群码。Ham(X，Y)表示Cn中的两码字的海明距离，其中X，Y表示两个任意码字。最小的非零海明距离叫做Cn的码距。码字中信号1的数目叫做码字的重量。因为群码Cn中任意两个码字X和Y的和仍然属于群码Cn，所以它们的海明距离Ham(X，Y)等于群码的某个码字Z的重量W(Z)，以此类推群码的码距同码字的重量也有相应的关系。

定理1当且仅当码距大于等于2K+1时，编码可以纠正K位故障。

定理2群码Cn的码距等于群码中非零码字的最小重量，如等式2所示。

等式2

步骤S220，根据群码的的码距，推导群码的校验矩阵的属性，以得出满足该属性的所有校验矩阵；

推论1当且仅当群码的生成矩阵中相加等于0^T的列向量组，它们的最小列向量数目等于a，则群码的码距等于a。

同时，矩阵列向量的维数m必须不小于log₂(n+1)，其中n是码字的位数。

符合如上要求的矩阵有很多，较佳地，本发明通过选择列向量和列向量重排列，得到所有满足要求的矩阵，供步骤S300进行优化。

作为一种可实施方式，假设参考设计说明书要求电路具有纠正单个错误的能力，根据定理1和推论1的推导，群码的码距应该等于3，它的校验矩阵中最少有3个列向量相加等于0^T。因此，相应校验矩阵必须满足如下两个属性：

1校验矩阵没有相同的列向量，也没有向量0^T。

2校验矩阵存在由3个列向量组成的向量组，它们的和等于0^T。

同时，矩阵列向量的维数m必须不小于log₂(n+1)，其中n是码字的位数。

步骤S300，对满足属性的所有校验矩阵进行优化，获得最佳校验矩阵，以产生具备纠错能力的串扰避免编码码字集合，请参见图4、图5和图6；

如图5所示，不同的校验矩阵选择得到的码字数目不同。当校验矩阵合适时，选择得到的码字数目较多。优化校验矩阵确保了在编码M位信息时，搜索到码字总数符合要求，而且码字的位数最少的码字集合。这样可以保证总线系统的布线开销较小，同时功耗开销也较小。

步骤S310，按照步骤S100所述的方法，生成N位的CAC码字集合；

步骤S320，判断满足属性的所有校验矩阵是否已经进行判定，如果已经全部进行判定，则执行步骤S330；否则执行步骤S340；

步骤S330，将N加上1；

步骤S340，从所有符合要求的矩阵中，选取一个待判定矩阵作为校验矩阵，从N位CAC码字集合中，选择符合要求的码字集合；

在选择码字的过程中，如果N位CAC码字集合中的码字满足待判定矩阵构成的校验方程，将该码字添加到符合要求的码字集合中；反之，该码字被删除。

定义2  如果群码Cn＝{X|H·X^T＝0^T}，其中乘操作·是按位与运算符，X群码的任意码字，T表示转置，H是群码的生成矩阵(一致性校验矩阵)，则方程{X|H·X^T＝0^T}是群码Cn的生成方程(一致性校验方程)，所有码字都是通过方程生成。

作为一种可实施方式，图6是5位编码的码字选择实例。子图(a)是根据FPC规则，从5位的码字全集中去除包含“101”或“010”的码字，剩余的16个码字就是FPC码字集合。子图(b)是码距等于3的群码的校验矩阵H，FPC的码字需要通过它构成的校验方程{X|H·X^T＝0^T}判定。如果码字符合校验方程，则码字属于具有纠错能力的群码。例如，FPC的码字“00111”代入校验方程运算。首先乘操作，矩阵H的列向量(h3，h4，h5)被选中；然后加操作，列向量(h3，h4，h5)的和等于0^T，所以码字“00111”符合校验方程，它属于群码。当FPC的码字“10011”代入校验方程运算，乘运算时列向量(h1，h4，h5)被选中，加运算时列向量的和等于(1，1，0)^T，则码字“10011”不属于群码。子图(c)是选择得到的SFPC集合(Selected FPC)，它包含4个码字，码距等于3。如果用用该码字集合编码2位输入信息，则片上总线可以同时避免串扰时延和提供纠错能力。

步骤S350，如果符合要求的码字的数目满足编码M位信息的数目，则执行步骤S360；否则将待判定矩阵从矩阵集合中删除，返回步骤S320；

步骤S360，输出符合要求的具备纠错能力的串扰避免编码码字集合。

采用本发明的一种可靠片上总线的设计方法，可以避免为校验总线添加额外的保护总线，布线开销较小。图10是利用合适的矩阵，不合适的矩阵的码字选择FTC(Selected FTC)以及直接添加海明码的FTC+HC编码需要的布线开销。采用合适的矩阵可以比不合适的矩阵节省1根或更多根导线。与FTC+HC相比，Good SFTC可以节省从5％到33％的布线开销，这些节省的导线与结合编码方式中用于保护校验总线的屏蔽线相当。图11是采用利用合适的矩阵，不合适的矩阵的码字选择FPC(Selected FPC)以及直接添加海明码的FPC+HC编码需要的布线开销。同样与FPC+HC相比，码字选择的编码方式可以节省从9％到44％的布线开销，这些节省的导线与结合编码方式中也与用于保护校验总线的屏蔽线相当。

采用本发明的一种可靠片上总线的设计方法，布线开销较小，在总线上消耗的功耗也较小。图12表示采用结合编码方式和选择编码方式时，从一个码字跳转到另一个码字在总线上消耗的平均功耗。这里的功耗是相对功耗，它与总线的驱动电平和总线的电容无关。与FTC+HC编码相比，SFTC可以节省从5％到18％的功耗开销。与FPC+HC相比，SFPC可以节省从10％到20％的功耗开销。因此，当总线信号从一个码字变换到另一个码字时，基于码字选择的编码方法可以节省近10％的功耗开销。

最重要的是，采用本发明的一种可靠片上总线的设计方法，可以避免二次串扰，进而保证在最坏情况下时延避免编码的性能。图13是130nm工艺下的集成电路截面图，它被用来模拟信号的下降波形，进而评估两种CAC编码在最坏情况下的性能。实验环境采用HSPICE中的Field Solver，它可以根据电路物质尺寸，掺杂情况直接抽取电路参数。电路的物理尺寸根据SMIC130技术库设置，而且本次实验的总线都是设置在第二层金属层上。如图13所示，导线采用铜作为介质，上层的介电常数设置成2.5，下层的介电常数是10。导线的宽度置成技术库的最小值0.2um，导线的间距是0.1um，导线高为0.6um，导线距离下层硅的距离是0.4um。根据平行板电容的计算公式C＝ε*S/(4πkd)，耦合电容与接地电容之比是3，采用常用CAC规则即可，而且总线串扰影响比较明显。

在130nm工艺条件下，相邻的五根导线之间会有明显的串扰影响。实验建立了一个五线总线模型，其中第三导线总线是受害线。以基于FTC的CAC为例，采用码字选择方式时，向量对<01110，11011>可以激励在受害线上的最坏时延情况。采用直接结合编码方式时，与校验总线最邻近的编码线由于受到二次串扰，串扰影响会最严重。在实验中，这根线设置成总线模型的第三根导线，作为受害线。同样，向量对<01110，11011>可以激励在受害线上的最坏时延情况。但是，前三根导线属于编码总线，后两个总线属于校验总线，其中第四根导线是作为屏蔽线的VDD。根据SMIC130的门时延参数，两组总线的时间差会在跳变时延之内。本实验的跳变时延设为0.5ns，而两组总线的时间差设置为0.4ns。另外，在实验总线上加入MA测试向量对<00100，11011>，得到原始总线的最糟糕串扰影响，作为参考实验。

图14是利用HSPICE得到的三个实验的下降波形图。当采用FTC+HC时，受害线首先仅受到编码总线的串扰影响，下降波形较陡。当电平接近阈值电平时，第二次串扰影响发生，下降波形突然变得平缓，导致下降时延变大。而采用码字选择编码方式时，则不会出现二次串扰现象，下降时延较小。利用标尺测得，码字选择编码的最坏时延是0.82ns，结合编码是0.93ns，不编码时的最坏情况是1.03ns。所以，码字选择编码方式可以达到更高的串扰时延避免效果。

相应于本发明的一种可靠片上总线的设计方法，本发明还提供一种可靠片上总线系统，如图7所示，其包括：

编码单元410，是将包含信息集合到最佳码字集合映射关系的编码本，利用SIS逻辑优化工具生成优化了的编码逻辑，并通过组合电路或可编码逻辑阵列(PLA)实现的电路。它被设置在总线系统的输入端口上，用于将需要传输的信息转化成总线上的编码；

总线系统单元420，根据具备纠错能力的串扰避免编码码字集合进行设计，用于传输编码；

所述具备纠错能力的串扰避免编码码字集合，是根据上述一种可靠片上总线的设计方法而确定的码字集合，在此不再赘述。

译码单元430，是将包含最佳码字集合到信息集合映射关系的译码本，利用S工S逻辑优化工具生成优化了的译码逻辑，并通过组合电路或可编辑逻辑阵列(PLA)实现的电路。它被设置在总线系统的输入端口上，用于将在总线上传输的编码转化成信息；

校验单元440，用于找到并纠正编码在传输中的错误。

所述校验单元，如图8所示，还进一步包括：

校验矩阵单元441：将总线输出码字与对应的校验矩阵再次运算，得到的结果输入到差错译码单元442；

差错译码单元442：根据输入的运算结果判定是否有错误，并将纠错信息输入到纠正单元；

纠正单元443：根据纠错信息，纠正码字相应位的错误；

校验矩阵单元441将总线系统单元420输出码字与对应的校验矩阵再次运算，得到的结果输入到差错译码单元442；差错译码单元442根据输入的运算结果判定是否有错误，并将纠错信息输入到纠正单元，如果输出结果等于0^T，则码字传输没有错误，所有输出保持为0；否则，从校验矩阵中找出与输出结果相等的列向量，并且将与该列向量位置相同的输出设置成1作为纠错信息。纠正单元443根据纠错信息，纠正码字相应位的错误，当纠错信息输入0时，表示码字中相应位没有错误，保持不变；当纠错信息输入1时，表示码字中相应位出现错误，信号翻转。

所述对应的校验矩阵，是指从N位串扰避免码字集合中，选出符合要求的码字集合的矩阵，每一个校验矩阵都与一组符合该校验矩阵的码字集合相对应。

本发明还提供一种可靠片上总线系统的工作方法，如图9所示，包括下列步骤：

步骤S100’，根据具备纠错能力的串扰避免编码码字集合，将待传信息一一映射到集合中的码字，在系统总线上传输；

所述具备纠错能力的串扰避免编码码字集合，是根据上述的一种可靠片上总线的设计方法而确定的码字集合，在此不再赘述。

利用包含信息集合到码字集合映射关系的编码本，将需要传输的信息转化成总线上的编码。

步骤S200’，对传出的码字进行校验并进行纠正；

步骤S210’，将总线输出码字与对应的校验矩阵再次运算，判断输出的运算结果是否有错误；

如果输出结果等于0^T，则码字传输没有错误，所有输出保持为0；否则，从校验矩阵中找出与输出结果相等的列向量，并且将与该列向量位置相同的输出设置成1作为纠错信息。

步骤S220’，根据纠错信息，纠正码字相应位的错误。

当纠错信息输入0时，表示码字中相应位没有错误，保持不变；当纠错信息输入1时，表示码字中相应位出现错误，信号翻转。

作为一种可实施方式，如图所示，假设在传输过程中码字“00111”的最后一位发生错误，导致码字在接收端变成“00110”。如果将接收到的码字再与校验方程{X|H·X^T＝0^T}进行运算，乘操作的结果是列向量(h3，h4)被选中，加操作的结果是(0，0，1)^T，这样就发现错误了。同时如图8(b)所示，加操作的结果正好等于矩阵H的最后一个列向量，所以错误发生在码字的最后一位。这样，将最后一根输出线信号置1，而且码字的最后一位翻转来纠正错误。如果故障发生在码字“00111”的第一位，那么接收端得到码字“10111”。它与校验矩阵运算的结果是(0，1，0)^T，它和校验矩阵H的第一个列向量相同。所以，无论是码字的任何位发生错误，与校验矩阵的运算结果都可以指示错误的位置。

步骤S300’，将码字转化为相应信息后输出。

利用包含码字集合到信息集合映射关系的译码本，将在总线上传输的编码转化成信息后输出。

本发明的有益效果在于：1.可以保证在超深亚微米工艺以下集成电路中全局总线高效可靠的运行；

2.可以纠正总线上由于噪声导致的信号翻转，具备较高的商业和学术价值。

3.避免了添加新的海明码以及屏蔽线来提供纠错能力，布线开销较小，功耗较低；

4.总线上的信号会同时变化，可以避免由于直接引入海明码而带来的二次串扰影响，确保了总线的性能；

通过结合附图对本发明具体实施例的描述，本发明的其它方面及特征对本领域的技术人员而言是显而易见的。

以上对本发明的具体实施例进行了描述和说明，这些实施例应被认为其只是示例性的，并不用于对本发明进行限制，本发明应根据所附的权利要求进行解释。