微机电系统器件加工中绝缘层与半导体导电层图形对准误差电学测试结构

摘要

一种微机电系统器件加工中绝缘层与半导体导电层图形对准误差电学测试结构，以金属层为基本层，设计对准误差的测试结构，该结构中半导体层为二块分离、同一材料但不同形状图形的半导体，一块为梯形，另一块为矩形，二者平行；与半导体层接触、形成连接的金属层为二根平行、有间距的金属条，其中一条垂直覆盖梯形的上、下底及矩形的二长边，另一条覆盖梯形的钝角部位及矩形的二长边且于二块半导体之间的分离区截断，半导体层下面的绝缘层上分别对应于金属条的部位，相应开有条状引线孔，其尺寸小于相应部位的金属条但与金属条一样必须覆盖梯形及矩形半导体的相同部位，两金属条和它们中间的半导体共同形成一个具有连接线的电阻，当绝缘层图形与半导体导电层图形之间存在相对偏移时，测试R2变化，得到绝缘层与半导体导电层图形对准误差。

说明书

技术领域

本发明涉及微机电系统(MEMS)器件加工技术，特别是一种微机电系统器件加工中绝缘层与半导体导电层图形对准误差电学测试结构，属于电学及半导体领域。

背景技术

在微机电系统(MEMS)器件加工中存在许多层材料，其中既有导电层材料，又有绝缘层材料。这些材料层图形间存在套刻对准问题，即存在着后续材料层图形对准前面材料层图形的要求。

传统的套刻对准是采用大小图形互套的方式，即在有套准要求的不同的版层上设计不同大小的相同图形，例如“十”字图形，以内嵌或外套的方式进行对准。套准误差的测试与评判采用光学检查的方法，通过在显微镜下检查不同版层之间的图形是否套上，小图形与大图形之间间距是否一致为标准。如果需要得到准确的套准误差，则需要通过测量显微镜对两维尺度进行度量。图形的过刻蚀和欠刻蚀都会导致额外的误差。另一方面，如果需要提取工艺相关模型，光学测量方法将引起多余的提模步骤。例如，我们需要提取一个半导体器件工艺加工质量的分析模型，除了需要测量相关的电学参数，例如阈值、电阻、电容等，还需要了解几何尺寸的误差、图形相互关系误差等参数。目前，电学参数和几何尺寸参数及误差都可以采用电学方法提取，而套准误差无法采用电学方法进行提取。

发明内容

本发明目的是提供了一种微机电系统器件加工中绝缘层与半导体导电层图形对准误差电学测试结构(所谓电学测量结构，就是通过电学量的测试，计算得到几何对准误差)，通过一种电学测试结构和相应模型，测试计算加工中绝缘层图形对准导电层图形的对准误差。这里的绝缘层是二氧化硅，导电层可以是多晶硅1和多晶硅2，在MEMS加工工艺中存在着二氧化硅图形(例如牺牲层图形)对准多晶硅图形的实际应用。

本发明为完成上述工作，采用的技术方案为：一种微机电系统器件加工中绝缘层与半导体导电层图形对准误差电学测试结构，器件含多层导电材料，包括硅衬底、绝缘层、半导体材料层以及位于最上层用于连接信号的金属材料层，采用逐次沉积和逐次套刻方法加工，其特征是：以金属层为基本层，设计对准误差的测试结构，该结构中半导体层为二块分离、同一材料但不同形状图形的半导体，一块为具有二个直角、一个钝角、一个锐角的梯形，另一块为矩形，二者平行；与半导体层接触、形成连接的金属层为二根平行、有间距的金属条，其中一条垂直覆盖梯形的上、下底及矩形的二长边，另一条覆盖梯形的钝角部位及矩形的二长边且于二块半导体之间的分离区截断，半导体层下面是绝缘层，绝缘层上分别对应于金属条的部位，相应开有条状引线孔，其尺寸小于相应部位的金属条但与金属条一样，必须覆盖梯形及矩形半导体的相同部位，整根金属条对应部位的条状引线孔和另一段覆盖梯形的钝角部位的条状引线孔以及它们之间的半导体导电层形成一个电阻R₂，整根金属条对应部位的条状引线孔和另一段覆盖矩形矩形二长边的条状引线孔以及它们之间的半导体导电层形成另一个电阻R₁，当绝缘层图形与半导体导电层图形之间存在相对偏移时，测试R₂变化，得到绝缘层与半导体导电层图形对准误差。两维方向上的对准误差，采用互相垂直的两组测试结构。

本发明的优点及效果：

1、采用电阻测量和计算模型结合的方法，通过电参数测量得到几何套准误差的数据，为实现全自动的电学方法提模建立基础，具有自动化提取的应用前景。

2、因为电阻随着套准误差的变化以连续参数进行表示，无量化误差，因此，可以通过测量和计算得到连续的误差数据。

3、可以通过调整结构角度和电阻的大小简单地调整测量精度。

4、测试方法简单，所需的测试设备简单，与器件的测量方法一致，可以在计算机辅助测试(CAT)系统内自动完成测试与计算。

附图说明

图1是本发明测试结构基本原理图；

图2是绝缘层图形相对于半导体导电层图形右偏了δ_x；

图3是两维对准误差测试结构。

具体实施方式

图1给出了绝缘层图形对准半导体导电层图形误差的测试结构图形，图中还给出该结构的剖面结构。在测试结构中，102是一个梯形、104是一个矩形，这两个图形的材料是半导体材料层，可以是多晶硅1、也可以多晶硅2，它们都因为掺杂而具有导电性，当然，也必然存在电阻性。103、106、108是在绝缘层109上开的引线孔，101、105、107是条形的金属层，覆盖在绝缘层的孔上，其尺寸大于孔的尺寸，以保证在金属图形与绝缘层图形套偏时仍能够全部的覆盖住孔。110是绝缘材料，通常是氮化硅。111是硅衬底。103和108之间的半导体导电层形成一个电阻R₁，该电阻通过金属条101和107引出，同样的，103和106之间的半导体导电层形成另一个电阻R₂，该电阻通过金属条101和105引出。按照半导体电阻的计算方法，电阻R₁和R₂的大小由下式计算：

$R=R_S\left(\frac{L}{W}\right)---\left(1\right)$

其中，R_s为半导体的薄层电阻值，L为两引线孔的内间距，为电阻R的实际长度，W为半导体材料的有效宽度，所谓有效宽度是因为电流总是沿最短的路径流动，因此，在梯形图形102中只有垂直于宽度W₂方向的区域对电阻有贡献，这里的W₂为电阻R₂的宽度。

R₁是一个标准电阻，作为分析基准。电阻R₂用于计算对准误差，其右侧为斜角结构，角度为α。设计时，L₁＝L₂＝L，W₁＝W₂＝W，同时，因为两个电阻是同一半导体材料，R_s相同，所以，R₁＝R₂。

当绝缘层图形与半导体导电层图形之间存在相对偏移时，因为绝缘层图形(这里是开孔图形)以整体形式偏移，所以，两个电阻的长度均不可能发生变化，仍保持原值L。同时，因为104是矩形，宽度在其边界内不会发生变化，保持原值W。但是，因为102的右侧图形是斜面，绝缘层图形的偏移使得引线孔106与102相截的直线段变化，绝缘层图形对准右偏时，W₂变小，左偏时变大，角度α越大，这种变化越明显，因此，α可用于调节灵敏度。宽度的变化将直接引起电阻R₂的大小发生变化。正是测试这个变化可以得到对准偏移的误差值。

图2是本发明测试结构数学模型，按照半导体电阻计算方法，R₁为：

$R_1=R_S\left(\frac{L_1}{W_1}\right)---\left(2\right)$

其中R_s为半导体材料的薄层电阻值，L₁为电阻R₁的长度，W₁为电阻R₁的宽度。同样的，R₂为：

$R_2=R_S\left(\frac{L_2}{W_2}\right)---\left(3\right)$

其中L₂为电阻R₂的长度，W₂为电阻R₂的宽度。因为电流总是沿最短的路径流动，因此，只有垂直于宽度W₂方向的区域对电阻有贡献。

设计时，因为L₁＝L₂＝L，W₁＝W₂＝W，又因为两块半导体导电层的R_s相同，所以在没有对准误差时，R₁＝R₂。

如果存在对准误差，例如，绝缘层图形对准半导体导电层图形存在右偏δ_x，如图2所示。为重点说明对准误差计算的数学模型，这里没有画出金属层图形101、105、107。因为金属层图形覆盖引线孔的尺寸足够大，因此，不论金属层图形是否对准了引线孔，在通常的半导体加工工艺中都不会出现引线孔内没有完整填充金属的情况。所以，这里没有金属层的情况不会对结论产生影响。

由图可知，因为引线孔图形是整体右偏，所以，电阻长度仍保持L₁＝L₂＝L，电阻R₁宽度没有变化，保持为W，电阻R2的宽度则变为W＇₂＝W-δ_x·t_gα。这时的电阻R₂改变为：

$R_2^{\prime }=R_S\left(\frac{L}{W-{\delta }_x·t_g\alpha }\right)---\left(4\right)$

显然，这种情况下，R＇₂>R₁。将R₁代入R＇₂表达式，消去长度和薄层电阻值，得至

$R_2^{\prime }=R_1\left(\frac{W}{W-{\delta }_x·t_g\alpha }\right)---\left(5\right)$

求解得到：

${\delta }_x=\mathrm{ctg\alpha }·(W-\frac{R_1·W}{R_2^{\prime }})=\mathrm{ctg\alpha }·W·(1-\frac{R_1}{R_2^{\prime }})---\left(6\right)$

由上面的分析可知，分析误差的过程通过简单的电阻测试和计算即可。

如图3所示,因为图形间对准在平面的两维方向上都可能发生，因此，需要进行两维方向对准误差的测试。方法是设计两个互相垂直的测试结构，采用式(6)方法可以分别得到两维方向上的对准误差δ_x和δ_y

结论

①通过测量电阻的变化可以简单的得到绝缘层图形相对于半导体导电材料层图形的对准误差。测试方法简单，计算方便。

②从(4)式可以看到，角度α在这里起到调节灵敏度的作用，α越大，对准误差δ使得电阻R₂变化越大。

③发生绝缘层图形对准右偏时，实测R₂电阻值变大，δ_x为正值，对准左偏时，实测R₂电阻值变小，δ_x为负值。

④在实际测试中，两维方向上的对准误差，采用互相垂直的两组测试结构。

应用示例

作为在线测试图形的测试是在所有工艺结束之后进行，目的是分析工艺加工的质量，同时也为其他的分析模型提供图形参数。在MEMS结构制造中主要的半导体导电材料是多晶硅1、多晶硅2。考虑到实际工艺的顺序，得到绝缘层对准半导体导电层的图形对准要求包括：牺牲层(二氧化硅)图形对准多晶硅1层图形；牺牲层图形对准多晶硅2层图形。为简化说明，这里以一维对准误差加以说明。

以牺牲层图形对准多晶硅1层图形的测试结构为例，对于牺牲层图形对准多晶硅2的情况类似。参见图1，这时的102、104的材料是多晶硅1,109是二氧化硅牺牲层，其他标注同图1说明，这里不在重复。

采用式(6)计算方法，可以得到牺牲层图形对准多晶硅1层图形的对准误差δ_c-p1，x计算公式为：

${\delta }_{c-p1,x}=\mathrm{ctg\alpha }·(W_{p1}-\frac{R_1·W_{p1}}{R_2^{\prime }})=\mathrm{ctg\alpha }·W_{p1}·(1-\frac{R_1}{R_2^{\prime }})---\left(7\right)$

式中，为W_p1为多晶硅1电阻的设计宽度，其他参数意义同前。