浮动栅极之间的耦合效应减小的NAND电可擦除可编程只读存储器

摘要

对于非易失性存储器系统来说，将擦除阈值电压分布压缩为最低阈值电压状态将减小有效数据阈值电压窗口。减小所述有效数据阈值电压窗口会减小浮动栅极之间的耦合效应。可将所述压缩执行为擦除过程的一部分或编程操作的一部分。

说明书

技术领域

本发明涉及针对非易失性存储器的技术。

背景技术

半导体存储器装置已变得更普遍地用于各种电子装置中。举例来说，非易失性半导体存储器用于蜂窝式电话、数码相机、个人数字助理、移动计算装置、非移动计算装置和其它装置中。电可擦除可编程只读存储器(EEPROM)和快闪存储器是最普遍的非易失性半导体存储器之一。

EEPROM和快闪存储器两者均利用浮动栅极，浮动栅极定位在半导体衬底中的沟道区域上方并与所述沟道区域绝缘。浮动栅极定位在源极区域与漏极区域之间。控制栅极提供在浮动栅极上方并与浮动栅极绝缘。晶体管的阈值电压由保留在浮动栅极上的电荷的量控制。也就是说，在接通晶体管以允许其源极与漏极之间的传导之前必须施加到控制栅极的电压的最小量由浮动栅极上的电荷的电平控制。

当对EEPROM或快闪存储器装置(例如，NAND快闪存储器装置)进行编程时，通常将编程电压施加到控制栅极，且将位线接地。将来自沟道的电子注入到浮动栅极中。当电子聚积在浮动栅极中时，浮动栅极变得带负电，且存储器单元的阈值电压升高，使得存储器单元处于编程状态。关于编程的更多信息可参阅2003年3月5日申请的题为“Self Boosting Technique”的美国专利申请案10/379,608；2003年7月29日申请的题为“Detecting Over Programmed Memory”的美国专利申请案10/629,068；第6,522,580号美国专利；以及第6,643,188号美国专利，所有四者的全文均以引用的方式并入本文中。

一些EEPROM和快闪存储器装置具有用于存储两个范围的电荷的浮动栅极，且因此，可在两个状态(擦除状态与编程状态)之间编程/擦除存储器单元。这种快闪存储器装置有时称为二进制快闪存储器装置(binary flash memory device)。

通过识别由禁止范围分离的多个不同的容许/有效编程的阈值电压范围来实施多状态快闪存储器装置。每一不同的阈值电压范围对应于存储器装置中编码的数据位组的预定值。

存储在浮动栅极上的表观电荷(apparent charge)可能由于基于存储在邻近浮动栅极中的电荷的电场的耦合而发生移位。美国专利5,867,429中描述了此现象，所述专利全文以引用的方式并入本文中。所述问题最显著地发生在已在不同时间经过编程的数组邻近的存储器单元之间。举例来说，第一存储器单元经编程以将一电荷电平添加到其对应于一个数据集的浮动栅极。随后，一个或一个以上邻近的存储器单元经编程以将一电荷电平添加到其对应于第二数据集的浮动栅极。邻近的存储器单元中的所述一个或一个以上存储器单元经编程之后，由于电荷对耦合到第一存储器单元的邻近的存储器单元的影响，从第一存储器单元读取的电荷电平看上去不同于经编程的。从邻近的存储器单元的耦合可使所读取的表观电荷电平移位足够的量，从而导致所存储数据的错误读取。

对于多状态装置来说，浮动栅极之间的耦合效应受到较大关注，因为除了存储较大量的电荷外，多状态装置在各状态之间通常还具有比二进制装置的阈值电压裕度(threshold voltage margin)小的阈值电压裕度。另外，多状态装置的最低状态与最高状态之间存储的电荷的差异很可能大于二进制存储器装置的擦除状态与编程状态之间存储的电荷的差异。邻近的浮动栅极之间耦合的电压的量值基于存储在邻近的浮动栅极上的电荷的量值。

随着存储器单元尺寸继续缩减，字线之间以及位线之间的空间的相关联的减小也将增加邻近的浮动栅极之间的耦合。此外，由于短沟道效应、较大的氧化物厚度/耦合比率变化和较多的沟道掺杂波动的缘故，预期阈值电压的自然编程和擦除分布会增加。这将指示多状态存储器装置的最低状态与最高状态之间的分离增加。并且，随着在多状态存储器装置中编码更多数据位，需要更多状态；因此，最低状态与最高状态之间将存在更大分离。增加多状态存储器装置的最低状态与最高状态之间的分离可能增加邻近的浮动栅极之间的耦合电压。

因此，需要减小浮动栅极之间的耦合效应。

发明内容

将擦除阈值电压分布压缩为最低(或另一)有效数据阈值电压状态将减小有效数据阈值电压窗口。减小所述有效数据阈值电压窗口会减小浮动栅极之间耦合的电压的量值。

举例来说，通过将非易失性存储元件的阈值电压有意地移动到有效数据范围以外的范围来擦除一组非易失性存储元件。随后，将非易失性存储元件的那些阈值电压压缩并移动到有效数据范围。

在一个实施例中，通过将非易失性存储元件的阈值电压移动到第一范围来擦除一组非易失性存储元件。第一范围在零伏以下。将阈值电压压缩并移动到第二范围，其中第二范围在零伏以上。将非易失性存储元件的至少一子集从第二范围编程到零伏以上的额外范围中的一者或一者以上。

本发明的各种实施例包含对一个或一个以上非易失性存储元件进行操作。举例来说，本文描述的技术可用于擦除快闪存储器装置(或其它类型的非易失性存储元件)阵列。一个实施例利用多状态NAND快闪存储器。在一些示范性实施方案中，一个或一个以上非易失性存储元件的擦除和编程由与快闪存储器装置(或其它类型的非易失性存储元件)阵列通信的一个或一个以上控制电路执行，或在其指导下执行。控制电路的组件可能基于特定实施方案而不同。举例来说，一个或一个以上控制电路可包含以下组件中的任一者或以下组件中的两者或两者以上的任何组合：控制器、命令电路、状态机、行控制电路、列控制电路、源极控制电路、p阱或n阱控制电路，或执行类似功能的其它电路。

附图说明

图1是NAND串的俯视图。

图2是NAND串的等效电路图。

图3是NAND串的横截面图。

图4是实施本发明的各方面的非易失性存储器系统的一个实施例的方框图。

图5说明存储器阵列的组织的实例。

图6A是描绘各种阈值电压分布的曲线图。

图6B是描绘各种阈值电压分布的曲线图。

图7是描述用于擦除和编程非易失性存储器的过程的一个实施例的流程图。

图8是描绘阈值电压分布的曲线图。

图9是描绘阈值电压分布的曲线图。

图10是描绘各种阈值电压分布的曲线图。

图11是描述用于压缩和移动擦除分布的过程的一个实施例的流程图。

图12是描述用于擦除和编程非易失性存储器的过程的一个实施例的流程图。

图13是描绘三个NAND串的电路图。

图14-19是描绘各种阈值电压分布的曲线图。

具体实施方式

适于实施本发明的存储器系统的一个实例使用NAND快闪存储器结构，其包含将多个晶体管串联布置在两个选择栅极之间。所述串联的晶体管和所述选择栅极称为NAND串。图1是展示一个NAND串的俯视图。图2是所述NAND串的等效电路。图1和2中所描绘的NAND串包含串联并夹在第一选择栅极120与第二选择栅极122之间的四个晶体管100、102、104和106。选择栅极120将NAND串连接到位线126。选择栅极122将NAND串连接到源极线128。通过将适当电压施加到控制栅极120CG来控制选择栅极120。通过将适当电压施加到控制栅极122CG来控制选择栅极122。晶体管100、102、104和106中的每一者均具有控制栅极和浮动栅极。晶体管100具有控制栅极100CG和浮动栅极100FG。晶体管102包含控制栅极102CG和浮动栅极102FG。晶体管104包含控制栅极104CG和浮动栅极104FG。晶体管106包含控制栅极106CG和浮动栅极106FG。控制栅极100CG连接到字线WL3，控制栅极102CG连接到字线WL2，控制栅极104CG连接到字线WL1，且控制栅极106CG连接到字线WL0。在一个实施例中，晶体管100、102、104和106每一者均为存储器单元。在其它实施例中，存储器单元可包含多个晶体管，或可不同于图1和2中所描绘的存储器单元。选择栅极120连接到选择线SGD。选择栅极122连接到选择线SGS。

图3提供上述NAND串的横截面图。如图3中所描绘，NAND串的晶体管形成于p阱区域140中。每一晶体管均包含由对应于图2描绘的晶体管100、102、104和106的控制栅极(100CG、102CG、104CG和106CG)和浮动栅极(100FG、102FG、104FG和106FG)组成的堆叠栅极结构。浮动栅极形成于氧化物或其它介电膜的顶部上的p阱的表面上。控制栅极在浮动栅极上方，其中中间多晶硅介电层使控制栅极与浮动栅极分离。存储器单元(图2的100、102、104、106)的控制栅极形成字线。N+掺杂层130、132、134、136和138在相邻单元之间共享，藉此所述单元彼此串联连接以形成NAND串。这些N+掺杂层形成所述单元中的每一者的源极和漏极。举例来说，N+掺杂层130充当晶体管122的漏极(如图2所示，且连接到122CG)和晶体管106的源极，N+掺杂层132充当晶体管106的漏极和晶体管104的源极，N+掺杂区域134充当晶体管104的漏极和晶体管102的源极，N+掺杂区域136充当晶体管102的漏极和晶体管100的源极，且N+掺杂层138充当晶体管100的漏极和晶体管120的源极(如图2所示，且连接到120CG)。N+掺杂层126连接到NAND串的位线，而N+掺杂层128连接到多个NAND串的共用源极线。

请注意，尽管图1-3展示NAND串中的四个存储器单元，但使用四个晶体管仅作为实例而提供。NAND串可具有四个以下存储器单元或四个以上存储器单元。举例来说，一些NAND串将包含8个存储器单元，16个存储器单元、32个存储器单元等等。此处的论述不限于NAND串中的任何特定数目的存储器单元。

每一存储器单元均可存储以模拟或数字形式表示的数据。当存储一个数字数据位时，存储器单元的可能阈值电压的范围划分为被分配有逻辑数据“1”和“0”的两个范围。在NAND型快闪存储器的一个实例中，在存储器单元被擦除之后，电压阈值为负，并定义为逻辑“1”。在编程操作之后，阈值电压为正，并定义为逻辑“0”。当阈值电压为负且通过将0伏施加到控制栅极来试图进行读取时，存储器单元将接通以指示逻辑1正被存储。当阈值电压为正且通过将0伏施加到控制栅极来试图进行读取操作时，存储器单元将不接通，这指示逻辑0被存储。

存储器单元还可存储多个状态，从而存储多个数字数据位。在存储多个数据状态的情况下，阈值电压窗口被划分为所述数目的状态。举例来说，如果使用四个状态，那么将存在分配到数据值“11”、“10”、“01”和“00”的四个阈值电压范围。在NAND型存储器的一个实例中，擦除操作之后的阈值电压为负并定义为“11”。正阈值电压用于状态“10”、“01”和“00”。在一些实施方案中，使用格雷码(gray code)分配将这些数据值(例如，逻辑状态)分配到阈值范围，使得在浮动栅极的阈值电压错误地转变到其相邻物理状态时，仅一个位将受到影响。编程到存储器单元中的数据与单元的阈值电压范围之间的特定关系取决于针对存储器单元所采用的数据编码方案。举例来说，第6,222,762号美国专利和2003年6月13日申请的题为“Tracking Cells For A MemorySystem”的第10/461,244号美国专利申请案(两者全文均以引用的方式并入本文中)描述多状态快闪存储器单元的各种数据编码方案。

以下美国专利/专利申请案中提供NAND型快闪存储器及其操作的有关实例：第5,570,315号美国专利；第5,774,397号美国专利；第6,046,935号美国专利；第5,386,422号美国专利；第6,456,528号美国专利和第09/893,277号(公开号US2003/0002348)美国专利申请案，所有这些专利/专利申请案的全文均以引用的方式并入本文中。其它类型的非易失性存储器也可与本发明一起使用。

图4是可用于实施本发明的快闪存储器系统的一个实施例的方框图。存储器单元阵列302由列控制电路304、行控制电路306、c源极控制电路310和p阱控制电路308来控制。列控制电路304连接到存储器单元阵列302的位线，以用于读取存储在存储器单元中的数据，用于判定编程操作期间存储器单元的状态，并用于控制位线的电位电平以促进编程或抑制编程。行控制电路306连接到字线以选择所述字线中的一者，施加读取电压，施加编程电压并施加擦除电压。C源极控制电路310控制连接到存储器单元的共用源极线(图5中标记为“C源极”)。P阱控制电路308控制p阱电压。

存储在存储器单元中的数据由列控制电路304读出并经由数据输入/输出缓冲器312输出到外部I/O线。待存储在存储器单元中的编程数据经由外部I/O线输入到数据输入/输出缓冲器3 12，并传递到列控制电路304。外部I/O线连接到控制器318。

将用于控制快闪存储器装置的命令数据输入到控制器318。命令数据通知快闪存储器什么操作被请求。将输入的命令传递到状态机316，状态机316控制列控制电路304、行控制电路306、c源极控制310、p阱控制电路308和数据输入/输出缓冲器312。状态机316还可输出快闪存储器的状态数据，例如就绪/忙(READY/BUSY)或通过/失败(PASS/FAIL)。

控制器318与例如个人计算机、数码相机、个人数字助理等的主机系统连接或可与所述主机系统连接。控制器318与主机通信以便从主机接收命令，从主机接收数据，向主机提供数据，且向主机提供状态信息。控制器318将来自主机的命令转换成可由命令电路314解译并执行的命令信号，所述命令电路314与状态机316进行通信。控制器318通常包含用于将用户数据写入到存储器阵列或从存储器阵列读取用户数据的缓冲存储器。

一个示范性存储器系统包括一个包含控制器318的集成电路，和各包含存储器阵列和相关的控制、输入/输出及状态机电路的一个或一个以上集成电路芯片。趋势是将系统的存储器阵列和控制器电路一起集成在一个或一个以上集成电路芯片上。存储器系统可嵌入作为主机系统的一部分，或可包含在可移除地插入主机系统中的存储卡(或其它封装)中。这种可移除式卡可包含整个存储器系统(例如，包含控制器)或仅仅包含存储器阵列和相关的外围电路(其中控制器或控制功能嵌入在主机中)。因此，控制器可嵌入在主机中或包含在可移除式存储器系统内。

在一些实施方案中，可将图4的组件中的一些组件进行组合。在各种设计中，可将图4的组件中的一个或一个以上组件(除存储器单元阵列302之外)视为一个或一个以上控制电路。

参看图5，描述存储器单元阵列302的示范性结构。作为一个实例，描述NAND快闪EEPROM，其分为1,024个区块。同时擦除存储在每一区块中的数据。在一个实施例中，区块是同时擦除的单元的最小单位。在此实例中，每一区块中均存在8,512个列，其被划分为偶数列和奇数列。同样地，位线被划分为偶数位线(BLe)和奇数位线(BLo)。图5展示串联连接以形成NAND串的四个存储器单元。尽管展示每一NAND串中包含四个单元，但可使用四个以上或四个以下存储器单元。NAND串的一个端子经由第一选择晶体管SGD连接到对应的位线，且另一端子经由第二选择晶体管SGS连接到c源极。

在读取和编程操作的一个实施例期间，同时选择4,256个存储器单元。所选择的存储器单元具有相同字线和相同种类的位线(例如，偶数位线或奇数位线)。因此，可同时读取或编程532个字节的数据。同时读取或编程的这532个字节的数据形成逻辑页。因此，一个区块可存储至少八个逻辑页(四个字线，每一字线具有奇数和偶数页)。当每一存储器单元存储两个数据位(例如，多电平单元)时，一个区块存储16个逻辑页。当每一存储器单元存储三个数据位(例如，多电平单元)时，一个区块存储24个逻辑页。其它大小的区块和页也可与本发明一起使用。另外，还可使用除图4和5的结构之外的结构来实施本发明。

在一个实施例中，在源极和位线浮动时，通过将p阱升高到擦除电压(例如，20伏)持续足够的时间周期，并使待擦除的所选择的区块的字线接地来擦除存储器单元。由于电容耦合的缘故，未选择的字线、位线、选择线和未选择用于进行擦除的区块的c源极也升高到高电压(例如，近似20V)，藉此抑制其擦除。因此，将强电场施加到所选择的存储器单元的隧穿氧化层，且当浮动栅极的电子发射到衬底侧时，擦除所选择的存储器单元的数据。当电子从浮动栅极传递到p阱区域时，所选择的单元的阈值电压降低。可对整个存储器阵列、单独区块或另一单位的单元执行擦除。

在读取和检验操作中，所选择的区块的选择栅极(SGD和SGS)升高到一个或一个以上选择电压，且所选择的区块的未选择的字线(例如，WL0、WL1和WL3)升高到读取通过电压(read pass voltage)(例如，4.5伏)以使晶体管作为通过栅极(pass gate)而操作。所选择的区块的所选择的字线(例如，WL2)连接到参考电压，所述参考电压的电平针对每一读取和检验操作而指定，以便判定所关注的存储器单元的阈值电压是否已达到此电平。举例来说，在针对两电平存储器单元的读取操作中，所选择的字线WL2可接地，使得检测到阈值电压是否高于0v。在针对两电平存储器单元的检验操作中，所选择的字线WL2连接到(例如)2.4v，使得随着编程的进行，检验出阈值电压是否已达到至少2.4v。在检验期间，源极和p阱处于零伏。在一个实施例中，将所选择的位线(BLe)预充电达到(例如)0.7v的电平。如果阈值电压高于字线上的读取或检验电平，那么所关注的位线(BLe)的电位电平由于非导电存储器单元的缘故而维持高电平。另一方面，如果阈值电压低于读取或检验电平，那么所关注的位线(BLe)的电位电平由于导电存储器单元的缘故而降低到低电平(例如，小于0.5V)。从而通过连接到位线的读出放大器来检测存储器单元的状态。

当编程NAND快闪存储器装置时，通常将编程电压施加到控制栅极，且将位线接地。将来自沟道的电子注入到浮动栅极中。当电子聚积在浮动栅极中时，浮动栅极变得带负电，且存储器单元的阈值电压升高，使得存储器单元处于编程状态。通常，将施加到控制栅极的编程电压施加为一系列脉冲。脉冲的量值随着每一连续脉冲而增加预定步长(例如，0.1v、0.2v、0.4v或其它)。在脉冲之间的周期中实行检验操作。随着可编程状态的数目增加，检验操作的数目增加且需要更多时间。一种用于减少检验的时间负担的方法是使用更有效的检验过程，例如2002年12月5日申请的第10/314,055号美国专利申请案“Smart Verify For Multi-State Memories”中所揭示的过程，所述专利申请案全文以引用的方式并入本文中。

上述擦除、读取、检验和编程操作是根据所属领域中已知的技术执行的。因此，所属领域的技术人员可改变所阐释的细节中的许多细节。还可使用所属领域中已知的其它读取和检验技术。

图6A是描绘多状态快闪存储器单元全体的阈值电压分布的曲线图。在图6A的实例中，每一存储器单元存储三个数据位；因此，存在八个有效数据状态S0-S7。数据状态S0描绘为完全在0伏以下。数据状态S1-S7描绘为在0伏以上。每一数据状态对应于存储在存储器单元中的三个位的唯一值。在一些现有技术装置中，存储器单元将被擦除为状态S0。存储器单元可从状态S0编程到状态S1-S7中的任一者。可以看到，阈值电压分布S0宽于分布S1-S7。许多现有技术装置将执行软编程过程以增加过擦除(overerased)存储器单元的阈值电压。

如上所述，可通过来自邻近的浮动栅极的电场的耦合来改变浮动栅极的表观阈值电压Vt。对于邻近于在编程第一存储器单元之后从最低状态S0编程到最高状态S7的另一存储器单元(或被编程的多个存储器单元)的所述第一存储器单元来说，将察觉到最差情况的浮动栅极之间的耦合。因此，为了减小浮动栅极之间的耦合，可能需要减小最低状态与最高状态之间的阈值电压Δ。减小浮动栅极之间的耦合电压的一种方法是，将最低状态压缩为最低正阈值电压状态。举例来说，状态S0将被压缩且移动到图6A中描绘的针对状态S1的位置。状态S1将被移动到图6A中描绘的针对状态S2的位置。状态S2将被移动到图6A中描绘的针对状态S3的位置，等等。

图6B说明一种压缩并移动擦除阈值电压分布的建议，如上文所指示。图6B描绘与有效数据关联的八个状态S0-S7，全部均在0伏以上。状态S0与有效数据111关联，S1与有效数据110关联，S2与有效数据101关联，S3与有效数据100关联，S4与有效数据011关联，S5与有效数据010关联，S6与有效数据001关联，且S7与有效数据000关联。也可使用相对于各种状态的其它用于对数据进行编码的方案。

图6B还展示经擦除阈值电压分布ED。擦除阈值电压分布ED不与有效数据关联。存储器单元将首先被擦除为擦除阈值电压分布ED。所述擦除阈值电压分布ED将被压缩并移动到最低正S0状态。在替代实施例中，所述状态可颠倒。也就是说，经擦除阈值电压分布可能是最高阈值电压，且有效数据状态将较低。在其它实施例中，经擦除阈值电压分布ED可压缩为一些或所有存储器单元具有小于零伏的阈值电压的阈值电压分布。

通过压缩并移动经擦除分布，总有效数据阈值电压窗口将减小，藉此减小浮动栅极之间的耦合效应。在耦合效应减小的情况下，因而可能减小每一特定阈值电压分布的宽度。然而，缺点是，进行压缩的时间可能使存储器装置的操作减慢。在一个替代方案中，并非减小阈值电压分布的宽度，而是可增加施加到控制栅极的编程电压的步长以加速编程，以便补偿压缩。在另一实施例中，可利用部分减小阈值电压分布的宽度与部分增加步长的组合。

可用实例来阐释对经擦除阈值电压分布进行压缩和移动的益处。考虑图6A中描绘的原始阈值电压分布S0-S7。八个状态的平均阈值电压的实例可如下：S0＝-3.0V，S1＝0.4V，S2＝1.4V，S3＝2.4V，S4＝3.4V，S5＝4.4V，S6＝5.4V，和S7＝6.4V。所述实例的总阈值电压窗口至少为9.4 V。阈值电压分布的宽度(例如，对于1E9单元)由许多因素决定，所述因素包括编程电压等效步长、电路/单元变化(噪音、单元编程特性、感应等)和浮动栅极之间的耦合效应的量值。各种数据状态之间的阈值电压分离由感应裕度(sensing margin)、干扰条件和数据保存要求决定。在上文参看图6A描绘的实例中，等效步长近似为0.1V。近似1E9单元的电路/单元变化为0.1V。浮动栅极之间的耦合效应(对于9.4V总阈值电压窗口时的最差情况转变)近似为0.5V。数据保存要求在状态边缘之间近似为0.3V。因此，每一状态的中部之间的分离近似为1.0V(.1+.1+.5+.3)。

如果擦除分布被压缩为最低正阈值电压状态(例如，ED压缩为S0)，那么各种状态的平均阈值电压的初始目标将为S0＝0.4V、S1＝1.4V、S2＝2.4V、S3＝3.4V、S4＝4.4V、S5＝5.4V、S6＝6.4V，和S7＝7.4V。总阈值电压窗口从近似9.4V减小为近似7.0V，藉此将浮动栅极之间的耦合效应从近似0.5V减小为近似0.37V。反馈到分离要求中并重新计算浮动栅极之间的耦合(.3v)导致最终目标平均阈值电压为S0＝0.4V、S1＝1.2V、S2＝2.0V、S3＝2.8V、S4＝3.6V、S5＝4.4V、S6＝5.2V和S7＝6.0V。在此分离的情况下，阈值电压窗口减小为近似5.6V。因此，浮动栅极之间的耦合效应存在40％(.2V)的减小。

上述实例涉及三位多状态存储器单元。压缩并移动擦除分布的阈值电压的想法可应用于存储少于3位或大于3位的存储器单元。举例来说，考虑存储2个数据位的存储器单元。例如，不同状态的平均阈值电压近似如下：对于S0为-2.0V，对于S1为0.6，对于S2为1.9V，且对于S3为3.2V。阈值电压分布的宽度是由于步长为0.2V，电路/单元变化为0.2V，且浮动栅极之间的耦合为0.2V的缘故。感应裕度、干扰和数据保存要求使得各种状态的边缘之间有必要为.7V。总阈值电压窗口近似为5.2V。如果擦除分布压缩为最低正阈值电压状态，那么不同状态的平均阈值电压的初始目标将为S0＝0.6V、S1＝1.9V、S2＝3.2V和S3＝4.5V。总阈值电压窗口将从近似5.2V减小为近似3.9V，从而使浮动栅极之间的效应从近似0.2V减小为近似0.15V。反馈到分离要求中，最终目标平均阈值电压将为S0＝0.6V、S1＝1.85V、S2＝3.1V和S3＝4.35V。这将导致浮动栅极之间的耦合由于总阈值电压窗口从近似5.2V减小为近似3.75V而改进25％或0.05V。

图7是描述用于擦除和编程(包含执行擦除阈值电压分布的压缩和移动)的过程的一个实施例的流程图。图7的过程由上述一个或一个以上控制电路执行。在步骤402中，系统将接收擦除数据的请求。在一个实施例中，可能不会存在专门的擦除命令。事实上，系统将响应于编程请求来进行擦除(在编程之前)。在步骤404中，选择待擦除的区块。在步骤406处，将预编程选定进行擦除的区块。在一个实施例中，在擦除之前，将待擦除的区块中的所有存储器单元编程到最高阈值电压状态。执行这一操作是为了确保均匀磨损并提供擦除过程中较大的可预测性。请注意，一些实施例不包含预编程步骤。在步骤408中，擦除存储器单元。可使用此项技术中已知的用于擦除的各种过程。图8展示阈值分布ED。这描绘图7的步骤408之后存储器单元的阈值电压的状态。

在步骤410中，将擦除阈值电压分布压缩并移动到最低有效数据状态。在一个实施例中，将擦除阈值电压分布(其为负)压缩并移动到最低正阈值电压分布。在擦除阈值分布不为负的实施例中，可将其移动到其它有效数据状态或位置。在一些实施例中，擦除阈值电压分布将移动到最低有效数据状态。

图9展示阈值分布S0，该图描绘在步骤410之后阈值电压的状态。擦除阈值电压分布ED已压缩并移动到状态S0。压缩是指使阈值电压分布的宽度变窄。

在图7的步骤412中，系统将接收编程数据的请求。描绘一条虚线将步骤410连接到步骤412，因为这两个步骤之间可能存在较长时延。在步骤414中，将从擦除分布被压缩并移动进入的状态开始编程存储器单元。举例来说，如果擦除阈值电压分布ED移动到S0的位置中，那么所有存储器单元将从状态S0编程到其它状态S1-S7。图10中描绘了这一情况。想要存储数据111的存储器单元无需再进行编程，因为它们已处于状态S0，状态S0与有效数据111关联。在步骤414中可根据此项技术中已知的各种编程方法中的许多方法来编程存储器单元。

图11是描述用于压缩和移动擦除阈值电压分布(图7的步骤410)的过程的一个实例的流程图。在一个实施方案中，所述压缩和移动擦除阈值电压分布的过程类似于编程过程。在步骤450中，将将要施加到存储器单元的控制栅极的编程电压Vpgm设定为初始值。如先前所指示，编程电压通常为一系列脉冲，脉冲的量值在每一步均增加。并且，在步骤450中，将计数器PC重设为初始值0。在步骤452中，将第一编程脉冲施加到正被压缩和移动的存储器单元的控制栅极。在一个实例中，初始编程脉冲的量值在12-16伏之间。在步骤454中，检验存储器单元。在一个实施例中，通过确定存储器单元的阈值电压是否至少与阈值电压分布S1中的最低电压一样大来检验存储器单元。举例来说，使用检验电压Vv(见图9)来测试每一存储器单元。如果阈值电压大于Vv，那么检验出存储器单元已达到其目标S0检验值。如果所有存储器单元均被如此检验(步骤456)，那么压缩和移动的过程结束且成功地完成。如果并非所有存储器单元均经过检验，那么在步骤458中确定编程计数器PC是否小于20(或另一适当数目)。如果是，那么在步骤460中编程电压步进到下一脉冲量值且编程计数器PC递增。步骤460之后，所述过程继续，循环回回步骤452，且施加下一编程电压脉冲。如果在步骤458处编程计数器PC不小于20，那么所述过程失败。图11的过程结束时(状态为“通过”)，擦除阈值电压分布ED(见图8)将压缩并移动到状态S0(见图9)。

图12是描述用于擦除和编程(包含压缩和移动擦除阈值分布)的另一实施例的流程图。图12的过程非常类似于图7的过程。举例来说，步骤502-508类似于步骤402-408。然而，在图12的实施例中，擦除阈值电压分布的压缩和移动并不作为擦除过程的一部分而进行。事实上，将压缩和移动执行为编程过程的开始的一部分。在步骤510中接收编程请求之后，在步骤512中，系统将压缩并移动擦除阈值电压分布，如上文所述。在步骤514中，对存储器单元进行编程。

2003年12月2日颁予Shibata等人的第6,657,891号美国专利(“′891专利”)(揭示减少浮动栅极之间的耦合的用于编程非易失性存储器的另一过程，所述专利全文以引用的方式并入本文中。891专利中揭示的过程包含在相对于先前页对邻近的存储器单元进行写入之后相对于特定页来编程特定存储器单元。′891专利中描述的过程可与上述擦除阈值电压分布的压缩和移动组合，以减小浮动栅极之间的耦合效应的量值。

图13展示具有多个NAND串的区块内的三个NAND串的一部分。图16中描绘的一个NAND串是奇数NAND串且所描绘的另外两个NAND串是偶数NAND串。图13仅描绘NAND串上五个存储器单元；然而，所述NAND串的每一者包含五个以上存储器单元。

区块中的存储器单元可具有多达四个邻近的存储器单元。所述邻近的存储器单元中的两者可在同一NAND串上，且所述邻近的存储器单元中的两者可在相邻的NAND串上。举例来说，关于存储器单元600，其在奇数NAND串上且连接到字线WL2。存储器单元600具有四个邻近的存储器单元：两个邻近的存储器单元在同一NAND串上。举例来说，存储器单元600邻近于存储器单元602和存储器单元604。存储器单元600还将具有处于邻近的偶数NAND串的一者上的邻近的存储器单元606，和处于另一邻近的偶数NAND串上的邻近的存储器单元608。′891专利中揭示的过程包含(从存储器单元600的观点来看)对存储器单元600的第一页进行编程，接着对邻近于存储器单元600的存储器单元的第一页进行编程，且接着对存储器单元600的第二页进行编程，接着对邻近于存储器单元600的存储器单元的第二页进行编程，且接着对存储器单元600的第三页进行编程。因此，对于任何特定存储器单元，在针对先前页对邻近的存储器单元进行写入之后执行相对于特定页的对所述特定存储器单元的写入。

在一个实施例中，存储3个数据位的存储器单元将所述数据存储在三个逻辑页中。以下表描述的次序对这些逻辑页进行编程：

字线页偶数列奇数列WL5第三4041第二3233第一2425WL4第三3435第二2627第一1819WL3第三2829第二2021第一1213WL2第三2223第二1415第一67WL1第三1617第二89第一23WL0第三1011第二45第一01

举例来说，第一，对处于偶数列上并连接到字线WL0的存储器单元的第一页进行编程(操作0)。第二，对处于奇数列上并连接到字线WL0的存储器单元的第一页进行编程(操作1)。第三，对处于偶数列上并连接到字线WL1的存储器单元的第一页进行编程(操作2)。第四，对处于奇数列上并连接到字线WL1的存储器单元的第一页进行编程(操作3)。此时，已针对邻近于处于偶数列上并连接到字线WL0的存储器单元的所有存储器单元对第一页进行了编程；因此，现可针对处于偶数列上并连接到字线WL0的存储器单元对第二页进行编程(操作4)。随后，对处于奇数列上并连接到字线WL0的存储器单元的第二页进行编程(操作5)，等等。

在编程之前，将擦除存储器单元，使得其处于擦除阈值分布ED中，如图8所描绘。随后，擦除阈值电压分布ED中的存储器单元将被压缩并移动到状态S0，如图9所描绘。可根据图7或图12的方法来执行这些步骤。在压缩和移动之后，将根据上表执行对数据页的编程，使得对于任何特定存储器单元，在针对先前页对邻近的存储器单元进行写入之后执行相对于特定页的对所述特定存储器单元的写入。

当对数据页的每一者进行编程时，执行状态之间的编程序列，使得第三页的编程期间的转变最小。如图6B所描绘，状态S0与数据111关联。第一位(最左位)与第一页关联。中间位与第二页关联。最右位与第三页关联。在对第一页进行编程时(如图14所述)，如果位将为数据“1”，那么存储器单元将保持在状态S0。如果位将为数据“0”，那么存储器单元被编程到状态S4。

在对邻近的存储器单元进行编程之后，浮动栅极之间的耦合效应将促使状态S0和S4加宽，如图15的阈值电压分布650和652所描绘。

当对第二页进行编程时，如果存储器单元处于状态S0且第二页位为数据“1”，那么存储器单元应保持在状态S0。然而，针对第二页的编程过程将使阈值电压650紧缩为新的S0。因此，图16展示阈值电压分布650紧缩为新状态S0。状态650的最低电压(A^**处)移动到新状态S0的开始处(A^*处)。如果存储器单元处于状态S0且待写入到第二页的数据为“0”，那么存储器单元移动到状态S2。状态S2具有检验点(最低电压)C^*。如果存储器单元处于状态S4且待写入到存储器单元的数据为“1”，那么存储器单元保持在S4。然而，通过将分布从分布652移动到图16描绘的新状态S4来紧缩状态S4，所述新状态S4具有检验点E^*(与阈值电压分布652的E^**相比)。如果存储器单元处于状态S4且待写入到第二页的数据为“0”，那么存储器单元使其阈值电压移动到状态S6，其中检验点为G^*。在对邻近的存储器单元进行编程之后，状态S0、S2、S4和S6由于浮动栅极之间的耦合的缘故而加宽，如图17的阈值电压分布670、672、674和676所描绘。

图18A、B、C和D描绘第三页的编程。虽然可使用一个曲线图来展示所述编程，但为清楚起见，以四个曲线图描绘所述过程。在已对第二页进行编程之后，存储器单元处于状态S0、S2、S4或S6。图18A展示针对第三页对处于状态S0的存储器单元进行编程。图18B展示针对第三页对处于状态S2的存储器单元进行编程。图18C展示针对第三页对处于状态S4的存储器单元进行编程。图18D展示针对第三页对处于状态S6的存储器单元进行编程。

如果存储器单元处于状态S0且第三页数据为“1”，那么存储器单元保持在状态S0。然而，第三页的编程包含执行一些编程以将分布从分布670紧缩到紧缩状态S0(其中检验点为A)。如果第三页的数据为“0”，那么存储器单元的阈值电压升高以处于状态S1(其中检验点为B)。

如果存储器单元处于状态S2且待写入于第三页中的数据为“1”，那么存储器单元将保持在状态S2。然而，将执行一些编程以将阈值分布672紧缩到新状态S2(其中检验点为C)。如果待写入到第三页的数据为“0”，那么存储器单元将被编程到状态S3(其中检验点为D伏)。

如果存储器单元处于状态S4且待写入到第三页的数据为“1”，那么存储器单元将保持在状态S4。然而，将执行一些编程，使得阈值电压分布674将紧缩到新状态S4(其中检验点为E)。如果存储器单元处于状态S4且待写入到第三页的数据为“0”，那么存储器单元将使其阈值电压升高以处于状态S5(其中检验点为F)。

如果存储器单元处于状态S6且待写入到第三页的数据为“1”，那么存储器单元将保持在状态S6。然而，将执行一些编程，使得阈值电压分布676紧缩以处于新状态S6(其中检验点在G处)。如果第三页数据为“0”，那么存储器单元将使其阈值电压编程到状态S7(其中检验点在H处)。在第三页的编程结束时，存储器单元将处于图19描绘的八个状态之一。

为了减小浮动栅极之间的耦合效应，一种系统可将上述技术进行组合。因此，在压缩和移动擦除分布之后，对存储器单元进行编程，使得可如图14到19所描绘执行不同页的状态之间的转变，且单元之间的编程次序可如上表中所描绘。此组合将进一步减小浮动栅极之间的耦合效应。举例来说，如果图14-19和上表的编程过程与八个状态(平均阈值电压为S0＝-3.0V、S1＝0.4V、S2＝1.4V、S3＝2.4V、S4＝3.4V、S5＝5.4V、S6＝5.4V和S7＝6.4V)一起使用，且不如图7和12所述压缩并移动擦除阈值电压分布，那么最差情况转变从近似9.4V减小为近似3.4V。此3.4V转变是从S0到S1。因此，浮动栅极之间的耦合可从近似0.5V减小为近似0.18V。将此新的耦合值反馈到上文论述的分离要求中，各种状态的一组新的平均阈值电压包含S0＝-3.0V、S1＝0.4V、S2＝1.08V、S3＝1.76V、S4＝2.4V、S5＝3.12V、S6＝3.8V和S7＝4.48V。增加对擦除阈值电压分布的压缩和移动会将最差情况转变减小为1.0V(例如，S0＝.4到S1＝1.4，S2＝2.4到S3＝3.4等)，这将浮动栅极之间的耦合减小为近似0.053V(.5/9.4×1.0)。反馈到分离要求中并重新计算浮动栅极之间的耦合效应将导致各种状态的平均阈值电压为S0＝0.4V、S1＝0.94V、S2＝1.48V、S3＝2.02V、S4＝2.56V、S5＝3.1V、S6＝3.64V和S7＝4.18V。另外，浮动栅极之间的耦合减小为近似0.04V，这考虑了当对第三页进行编程时近似0.8V的最差情况转变(例如，从分布670到S1)。这也可用于当对第二页进行编程时允许较大的步长，以缩短编程时间。因此，浮动栅极之间的耦合从0.5伏减小为近似0.04伏(大于10倍)。

已出于说明和描述的目的提供对本发明的以上详细描述。不希望其为详尽的或将本发明限于所揭示的精确形式。根据上述教示可能进行许多修改和变化。选择所描述的实施例是为了最佳地解释本发明的原理及其实际应用，以藉此使所属领域的其他技术人员能够在各种实施例中最佳地利用本发明，且作出适于所预期的特定用途的各种修改。希望本发明的范围由所附的权利要求书界定。