在非易失性存储器中存储多位的位符号识别方法和结构

摘要

通过将非易失性存储器的阈电压编程到对应于多位字的特定阈电平，可以将由多位字表示的信息存储在单个非易失性存储单元中。所存储或生成的多位字被扫描并转换成要施加到该非易失性存储单元的栅极电压，直到来自非易失性存储单元的电响应指示被施加到栅极的、由该特定多位字生成的电压匹配存储在该非易失性存储单元中的信息。匹配的多位字被读出存储器，并且表示该单个非易失性存储单元中存储的位。

说明书

技术领域

本发明涉及在单个非易失性存储单元中的多位存储，具体涉及一种读出(sensing)和读取单个非易失性存储单元中存储的多位信息的方法、相关结构以及这些单元的阵列。

背景技术

众所周知，诸如MOSFET(“金属氧化物半导体场效应晶体管”)之类的具有浮置栅极(floating gate)的非易失性存储器件可以在浮置栅极上存储不定量的电荷。浮置栅极上存储的电荷量以公知的方式改变该器件的阈电压(即，下面的MOS晶体管导通时的栅极电压)。浮置栅极上不同的电荷量对应于下面MOS晶体管的不同阈电压。

半导体非易失性存储器(“NVM”)、尤其是电可擦可编程只读存储器(“EEPROM”)在计算机、电信系统、消费电器和其他电子设备中广泛使用。EEPROM是一种特殊类型的非易失性存储器，它能够甚至在系统断电时存储固件和数据。此外，EEPROM中存储的信息可以按照需要被更改、擦除和替换。闪速EEPROM是一种可以按需要整体擦除或者逐扇区擦除的特殊类型的EEPROM。

通过以公知的方式将电荷载流子(charge carrier)从MOSFET的沟道注入MOSFET的浮置栅极中或者注入到MOSFET的栅极与沟道之间电荷俘获介电层上，将数据存储在EEPROM单元中。浮置栅极或电荷俘获介电层有时称为“电荷存储层”。例如，对于N沟道MOSFET，浮置栅极(基本上包括MOSFET沟道区域上面(但与沟道区域绝缘)的导电层)中的电子累积增加了导通下面场效应晶体管所需的阈电压V_th。浮置栅极上面且与其绝缘的是导电栅极(也称为“控制栅极”)，它被施加一电压，该电压正常情况下将使下面MOS场效应晶体管的源极和漏极之间的沟道区域转化到与源极和漏极相同的导电类型，从而“导通”(即，允许电流从源极流到漏极)。当固定的读电压被施加到MOSFET的栅极时，MOSFET将导通(即，允许电流从源极流到漏极)或者仍然截止，这取决于V_th的值。V_th的值由浮置栅极上放置的电荷量以及MOSFET的沟道中的杂质浓度控制。

对能够存储多位的非易失性存储单元提出了使用并行和串行读出。在传统的读取多电平存储单元的读出方案中，将由向控制栅极施加固定读电压而得到的来自NVM单元的电流或电压响应、与由相同条件下相同非易失性存储单元的不同阈电压电平生成的参考电流或电压进行比较。并行读出方法将来自各存储单元的响应电流或电压与参考电流或电压同时进行比较，并且由最接近的匹配中确定读取的非易失性存储单元的位电平。

串行读出方法将来自非易失性存储单元的电流或电压响应与逐次逼近寄存器(“SAR”)控制的可变参考响应进行比较，该SAR被提供比较器的输出信号。SAR包括时序网络，以预定初始状态开始，经过一系列状态，每一个状态对应于串行二进制搜索的一步。

基本上，现有技术中的并行和串行读出方法都将来自一非易失性存储单元的模拟输出电信号与来自具有不同阈电平的非易失性存储单元的模拟输出电信号进行比较。在一个系统中，将来自具有给定控制栅极电压的给定非易失性存储单元的模拟输出电信号转换成数字信号，并且将其与由具有不同阈电平的各非易失性存储单元产生的多个模拟电输出信号进行比较。读出和确定方案可以被认为是一种类型的模拟数字转换器(“ADC”)。提供最接近匹配的模拟电输出信号代表被读取的该存储单元中存储的数据，并且其相应数字被从系统中读出。

由于在固定控制栅极电压和固定负载条件下来自具有多个阈电平的存储单元的响应(即，电流或电压)是非常不同的，因此前面的传统读取方案不能以最优的方式工作来确定非易失性存储单元中存储的特定位。例如，向具有未知阈电压的非易失性存储单元的控制栅极施加固定控制栅极电压可能导致与具有低阈电压的非易失性存储单元的线性区域对应的电响应，或者具有较高阈电压的非易失性存储单元的下面的MOS器件的饱和区域中的电响应。从线性区域到饱和区域的操作，相邻非易失性存储单元阈电压电平之间的电响应相位在非易失性存储单元的可能响应的全部范围上将不均匀。

在编程之后非易失性存储阵列的电响应分布还取决于该阵列的MOS晶体管的不均匀响应特性，这是由于对应于这些MOS晶体管的不同阈电压电平的不同工作区域。电响应之间的不均匀分隔是各阈电压电平的函数，它导致取决于阈电平的、来自存储单元的响应分布。该不均匀分布妨碍了单个非易失性存储单元中分辨更多阈电压电平的能力。因此，因为现有技术中可以用来读出非易失性存储单元的可应用的固定栅极电压的限制，所以可编程的阈电压电平的可用范围受到限制。

发明内容

本发明认识到阈电压可以用一位或多位数字形式表示。通过将特定阈电压电平分配给特定数字位的组合(即，若干1和0)，特定位组合可以匹配非易失性存储单元的所选阈电压。结果，当对应于该位组合的电压被施加到非易失性存储单元的控制栅极时，非易失性存储单元将导通，从而指示存储在非易失性存储单元中的浮置栅极上的信息对应于用于生成施加的栅极电压的位。因此，非易失性存储单元的导通向其中使用非易失性存储单元的系统通知非易失性存储单元的浮置栅极上存储的特定信息。

根据本发明，向非易失性存储单元的控制栅极施加离散的扫描电压，而不是向该单元施加固定栅极电压。每个离散栅极电压对应于表示可能电压范围内的特定电压的特定位组合。来自非易失性存储单元的MOS晶体管的、响应于施加到晶体管的控制栅极的每个电压的电响应总是达到或对应于最敏感的响应区域。然后可以使用存储单元最敏感的响应来确定存储在非易失性存储器的浮置栅极上的位。当出现最敏感的响应时(即，当与被读取的特定非易失性存储单元相关联的下面MOS晶体管导通时)，可以确定表示存储在非易失性存储单元的浮置栅极上的电荷的特定位组合，因为该特定位组合对应于用来导通与非易失性存储单元相关联的下面MOS晶体管的、施加到控制栅极的电压。

可以识别施加到控制栅极的、首先出现源极-漏极电流的电压(即，在该电压上晶体管“导通”)。可以确定存储在存储器中的、对应于匹配下面MOS场效应晶体管的阈电压的控制栅极电压的多位字，从而可以确定存储在EEPROM单元的浮置栅极上的电荷。该多位字然后被读出存储器，表示存储在浮置栅极上的电荷。

存储在EEPROM单元中的位数量由可检测的可分辨的阈电压电平数量(即，V_th数量)确定。可以读出和分辨的阈电压越多，单个非易失性存储单元中可以存储的位越多。可存储的位数n是可分辨的阈电压电平数量N的以2为底的对数。换而言之，

                n＝log₂N                          (1)

例如，如果N＝16，则n＝4。即，可以使用4位来定义16个不同的阈电压电平。因此，如果可以读出16个阈电平，则可以在单个NVM单元中存储对应于四(4)位的所有可能组合的电压。如果可以读出和分辨32个阈电压电平，则可以在单个NVM单元中存储对应于五(5)位的所有可能组合的电压。

通过下面结合附图进行的详细描述，将会更充分地理解本发明。

附图说明

图1示出使用N沟道晶体管作为与非易失性存储单元相关联的MOSFET的本发明一个实施例的示意框图。

图2示出使用P沟道晶体管作为与非易失性存储单元相关联的MOSFET的本发明一个实施例的示意框图。

图3示出使用CMOS晶体管作为根据本发明的非易失性存储单元的本发明一个实施例的示意框图。

图4示出当施加输入电压到MOS晶体管的控制栅极时、用作具有不同类型的上拉或下拉负载的反相器的MOS晶体管的电压传输特性(VTC)。

图5示出与输出电压V_out一一对应的栅极电压V_gi。在图5中，当水平线V_ref与表示NMOS晶体管阈电压V_thi(i＝0，....，15)的电压传输特性(VTC)曲线V_out相截时，V_out与参考电压V_ref唯一地一致。

图6a示出在编程之后NMOSFET NVM阵列的阈电压电平V_thi上的假定阈电压分布(实线)。当输出电压V_out与根据本发明的参考电压V_ref一致时，该阈电压分布可以被唯一地转换成V_gi上的栅极电压分布(虚线)。

图6b示出在V_gi上的整个栅极电压分布(虚线)，输出电压V_out与等于V_gi峰值的特定V_gi值的参考电压V_ref相等，如对应虚线曲线上所示。V_gi的整个分布显示在输入电压V_i-1和V_i之间。根据本发明，当施加的控制栅极电压从V_i-1增加到V_i时，具有阈电压电平V_thi上的阈电压分布(图6a)的NMOSFET存储单元的输出电压响应V_out从高于参考电压V_ref的电压反相到低于V_ref的电压。

图7a示出对于特定负载和NMOSFET存储单元的、与固定读取栅极电压V_gfix(非退化窗口右边的垂直虚线)相关联的非退化(non-degenerated)电压响应窗口(阴影区域)。非退化响应可允许的阈电压窗口ΔV_th是当输出电压V_out既不是V_dd也不是0时、通过用平行VTC曲线(虚线)截取垂直线V_gfix确定的。

图7b示出传统设计中具有低电阻负载和高固定栅极电压的MOSFET的电压特性。为了具有较宽的非退化阈电压范围ΔV_th(即，截取的输出电压V_out既不是V_dd也不是0)，希望较高的V_gfix线(更右边的垂直线)和不那么陡的坡度。

图8(a)、8(b)、8(c)、8(d)和8(e)示出对本发明可使用的类型的非易失性存储单元中N沟道MOSFET使用的各种负载器件。

图9(a)、9(b)、9(c)、9(d)和9(e)示出对本发明可使用的类型的非易失性存储单元中P沟道MOSFET使用的各种负载器件。

图10示出可作为与本发明相关的非易失性存储单元的部分使用的CMOS结构。

图11示出在具有二极管连接的MOSFET负载(图8b或图8c)的非易失性存储单元中使用的NMOSFET的输出电压V_out相对于参考电压V_ref的关系，它是非易失性存储单元晶体管的阈电压V_th的函数。

图12示出典型的R2R数字模拟电路，用于由四位数字信号产生阶跃电压。

图13示出使用加法器来产生与本发明相关的位图案生成器类型的查找表，用于读出对应于16个不同电压电平的任一个的四位数字码字。

图14示出适合本发明使用的非易失性存储单元阵列。

图15示出与用于将不同的电压电平施加到非易失性存储单元的控制栅极的、图1、2、3和13所示的电路相关的波形。

具体实施方式

下面的详细描述意图仅仅是说明性而非限制性的。通过下面的描述，本发明的其他实施例对于本领域技术人员来说将是显而易见的。

图1、2和3分别示出使用N型MOSFET非易失性存储单元、P型MOSFET非易失性存储单元和互补MOSFET非易失性存储单元的本发明实施例。在图1、2和3中，位图案生成器103生成数字位来输入到数字模拟转换器104，后者生成模拟控制电压以在导线116上施加到非易失性存储单元中的至少一个晶体管的控制栅极。因此，在图1中，N沟道MOSFET Q1具有：浮置栅极124，上面可以存储对应于N个电压电平中的任一个的电荷；以及控制栅极125，将从DAC 104对其施加控制电压，用于读出存储为浮置栅极124上的电荷的特定多位信息。控制栅极125连接到数字模拟转换器104的输出导线116。位图案生成器103在总线115上向DAC 104发送N个不同的数字字。在一个实施例中，总线115的数量对应于不同的电压电平数量，后者可以被存储在N沟道MOSFET Q1的浮置栅极124上。在该实施例中，如果在浮置栅极124上可以存储十六(16)个电压电平，则每条总线具有四条导线来并行地向DAC 104发送四位。如果串行发送表示给定电压电平的位，则每个总线可以是单条导线。

位图案生成器103不仅将位在总线115上提供给数字模拟转换器104，还在总线114上提供给数据输出缓冲器102。数据输出缓冲器102由数据输出缓冲控制器101控制。缓冲控制器101在导线121上接收来自比较器107的输出端120的输入信号，比较器107响应于MOSFET Q1响应施加到控制栅极125、导通N沟道MOSFET Q1的控制电压而改变其状态，在输出导线120上产生输出信号电平的改变。导线121上的输出信号改变被数据输出缓冲控制器101检测到，后者进而在接收允许导线113-3上发送信号，来允许数据输出缓冲器102在所选的一条总线114上接收来自位图案生成器103的位字。在特定存储单元的数据缓冲器103被占用之后，它可以通过导线113-2向数据缓冲控制器101发送占用数据缓冲器信号，以防止在以后的循环中重写数据缓冲器103。在完成询问所有N个可能的位字的整个循环之后，总线113-1上来自缓冲控制器101的“发送”信号允许数据缓冲器送出数据缓冲器101中的整个缓冲数据。

如图13所示，位图案生成器103由时钟信号(时钟未示出)驱动，来从查找表1303在每条总线1305-1到1305-16上依次提供输出信号，查找表1303对应于存储在16个不同寄存器1303-1到1303-16(每个四位)中的各位。数字模拟转换器(图1、2和3)在输出导线115上向控制栅极125、225或325提供图15的第三条线所示的、范围从V₀到V₁₅的电压电平序列。特定电压电平V_g对应于N沟道MOS晶体管Q1(图1)的阈电压V_th，然后导通晶体管Q1。当施加到控制栅极225或325的电压对应于这些晶体管的阈电压时，分别施加到P沟道晶体管Q2的控制栅极225或325(图2)或者CMOS晶体管Q3和Q4的适当斜坡电压将导通Q2或者CMOS晶体管Q3和Q4。然后在相应一条总线114上从位图案生成器103(图1、2和3)读出图13中的相应寄存器1301-i的特定位到数据输出缓冲器102，该特定位对应于阈电压V_th。缓冲器102在导线112(如果来自缓冲器102的信号是并行的n位，那么也可能是n通道总线)上提供与非易失性存储单元中的(多个)晶体管的浮置栅极124、224或324上存储的电压电平相对应的信号。

对于图13中的序列，数据输出控制器101由导线111上来自系统控制器(未示出)的信号预置，以便在开始新的询问循环之前清除数据缓冲器102中的残留数据。在询问循环结束时从数据输出缓冲控制器101向数据缓冲器发送在导线113-1上的发送允许信号，以送出缓冲的数据。该信号允许缓冲器102在导线112上输出表示在NVM单元中的相应(多个)晶体管的浮置栅极上存储的信息的数字信号。导线121上的电压改变反映导线120上来自比较器107的输出信号的改变，指示晶体管Q1(或者Q2或者Q3和Q4)通过输出导线116上来自数字模拟转换器104的选择电压而导通。

总而言之，来自数字模拟转换器104的输出信号是对应于来自位图案生成器103的多位输入信号的一系列离散电压。来自数字模拟转换器104的每个离散输出电压在图1中被施加到N沟道MOSFET Q1的控制栅极125。晶体管Q1被询问，从而可以确定作为浮置栅极124上的电荷存储的信息。施加到控制栅极125的每个离散电压对应于施加到数字模拟转换器104的输入总线115之一的一个特定位组合。包括串联在电源电压V_dd和地之间的负载105和N沟道MOSFET Q1的电路的输出电压在导线118上被送到比较器107。参考电压V_ref被施加到比较器107的输入端119。在一个实施例中，比较器107的端120上的输出电压将要么是一(1)要么是零(0)，1和0分别对应导线118上的电源电压V_dd或者导线118上的地电压。比较器107的两个输出电压状态对应于非易失性存储单元的输出电压大于或小于输入导线118上的参考电压V_ref。根据电路设计，如果希望的话，可以将比较器107的输出电压状态反转。

比较器107的端120上的输出电压在导线121上被送到数据输出缓冲控制器101。端120上的该输出电压的改变引起数据输出缓冲控制器101触发数据输出缓冲器102将来自位图案生成器103的数字位(对应于存储在浮置栅极124上的位)接收到输出导线或总线112，并由此送到系统供系统使用。

在图1中，到比较器107的输入导线118上的电压为高，实质上对应于V_dd，直到N沟道MOSFET Q1导通并将导线118上的电压下拉到地为止。因此，导线118上的电压最初高于到比较器107的输入导线119上的参考电压，并且当晶体管Q1导通时将降低到该参考电压以下。

图2所示的结构如图1所示那样工作，除了串联在V_dd的端117到N沟道MOSFET Q1之间的电流负载105在图2中被P沟道MOSFET Q2的漏极与地之间的电流吸收器(current sink)206代替。在图2中，MOS晶体管Q2的源极连接到V_dd。

在图2中，到比较器107的输入导线218上的电压仍将保持低，由于电流吸收器206的作用而接近地，直到晶体管Q2导通为止。当晶体管Q2导通时，导线218上的电压将被向通过导线117施加到P沟道MOS晶体管Q2的源极的电压V_dd拉高。另外，图2的结构以与图1的结构类似的方式工作，除了施加到控制栅极225的电压在负方向(电压从V_dd开始到地方向)上而不是正方向(电压从地开始到V_dd方向)上倾斜之外。要注意，导通p沟道MOS晶体管所需的栅极电压低于V_s-V_thp(V_thp＞0)，其中V_s是施加的源极电压，而V_thp是p沟道MOS晶体管的阈电压的绝对值。存储在浮置栅极224上的电子将V_thp移动到较小的值。因此，截止P沟道MOSFET所需的栅极电压比浮置栅极上未存储电子的情况下要大(对于截止，V_g＞V_s-V_thp)。

同样的，图3的结构以与图2和1的结构相同的方式工作，除了晶体管Q3和Q4实质上分别是P沟道和N沟道MOSFET，它们串联来作为CMOS器件工作。在一个实施例中，当施加到图3所示的控制栅极325的电压电平为低时，N沟道晶体管Q4截止，而P沟道晶体管Q3导通。因此，导线318上的电压为高。随着从数字模拟转换器104输出的电压增高并施加到控制栅极325，在某一点上P沟道晶体管Q3截止，这取决于存储在共同浮置栅极324上的电荷、控制栅极325与共同浮置栅极324之间的电容、两个沟道中的施主杂质浓度、以及P沟道和N沟道电容耦合率。响应于该电压或者某个其他的更高电压(取决于存储在共同浮置栅极324上的电荷、控制栅极325与共同浮置栅极324之间的电容、两个沟道中的施主杂质浓度、以及P沟道和N沟道电容耦合率)，N沟道晶体管Q4导通。此时，到比较器107的输入导线318上的电压从对应于或接近V_dd的高电平电压改变到对应于地的低电平电压。在这点上，在导线121上将来自比较器107的输出端120的输出信号的值的改变发送到数据输出缓冲控制器101，指示来自比较器107的导线120上的输出信号从高电平转到低电平。这导致数据输出缓冲控制器101以上面结合图1所述的方式工作，允许通过数据输出缓冲器102将产生了比较器107输出电压的这个改变的、位图案生成器103中的特定位图案发送到输出导线112。

非易失性存储单元中的(多个)晶体管(如图1的N沟道MOS晶体管Q1、图2的P沟道MOS晶体管Q2、以及图3的P沟道MOS晶体管Q3与N沟道MOS晶体管Q4串联形成的COMS结构)的输入电压和输出电压以图4所示的电压传输特性(“VTC”)的反相器类型为特征。输入电压V_in是MOS晶体管Q1、Q2或者Q3和Q4的控制栅极上的电压。输出电压V_out是在Q1与负载105之间的节点上、或者Q2与电流吸收器206之间的节点上、或者Q3与Q4之间的节点上的电压。VTC曲线的形状取决于NVM单元阈电压与相对于负载的NVM单元驱动电流。一般而言，对于VTC曲线的上部，在施加到相应NOMS晶体管的控制栅极125(图1)和325(图3)的电压开始导通NVM单元之后，输出电压立即开始从高电平电压反转到低电平电压。通过向控制栅极225(图2)和325(图3)施加电压截止相应PMOS晶体管，更明显接近VTC曲线的下部。

如图4所示，曲线的斜率可以从很陡的斜率(如VTC特性曲线401-1所示)变化到诸如401-6之类的曲线(它也具有相当陡的斜率，显示从高输出电压到低输出电压的电路的非常快速的转换)，到诸如图401-7所示的具有较平缓斜率的曲线(表示与NVM单元串联较小的负载)。对于产生VTC 401-1和VTC 401-6的那些电压之间的电压，显示电压传输特性的曲线没有被标号，以避免使图混乱，但本领域技术人员将明白是401-2到401-5。曲线401-2到401-5具有不同的斜率，取决于与NVM存储单元中的MOS晶体管串联的负载的特性。一般而言，负载电阻越高，则电压转换越陡。此外，通过MOS晶体管的驱动电流越大，则电压转换越陡。

对施加到在导通之后的NVM单元的控制栅极的电压的电流响应完全取决于施加到控制栅极的电压与NVM单元的阈电压之间的电压差。明确地，MOSFET的驱动电流由下式给出：在线性区域中，

I_d＝k[(V_g-V_th)×V_ds-1/2V_ds²]                          (2)

或者在饱和区域中，

I_d＝k/2(V_g-V_th)²×(1+λV_ds)                            (3)

在公式(1)和(2)中，k是常数，V_g是施加到控制栅极的电压，V_th是NVM存储单元中的MOSFET的阈电压，V_ds是漏极到源极电压，并且λ是沟道长度调制参数。驱动电流总是(V_g-V_th)的函数。

在NVM单元中，阈电压由下式给出：

V_thnvm＝V_th0-Q_f/C_c                                    (4)

其中，V_th0是NVM单元中的MOSFET在浮置栅极上未存储电荷时的阈电压，Q_f是存储在浮置栅极上的电荷(电子为负，空穴为正)，而C_c是控制栅极与浮置栅极之间的电容。非易失性存储单元的电响应总是(V_g-V_thnvm)的函数。由于浮置栅极上的不同电荷导致不同的阈电压，对提供到非易失性存储单元的控制栅极的电压的电响应总是被移动-Q_f/C_c。因此，具有不同阈电压的NVM单元的VTC曲线总是沿着输入电压轴平行移动-Q_f/C_c。如果浮置栅极存储了导致正阈电压移动的电子电荷(负)，则VTC曲线从具有NVM的原始阈电压的曲线向右移动。存储在浮置栅极中的正电荷(空穴)导致VTC曲线从具有原始阈电压的曲线向左移动。

图5示出在由水平线切过与不同阈电压V_thi关联的平行VTC曲线表示的相同输出电压V_out上(阈电压V_thi是与NVM单元相关的MOS晶体管的)，其相应输出电压为参考电压V_ref的输入栅极电压V_gi与NVM阈电压一一对应。浮置栅极上具有电荷Q_fi的阈电压V_thi与浮置栅极上没有电荷的阈电压V_th0的关系由式(5)给出。

V_thi＝V_th0-Q_fi/C_c                                         (5)

在式5中，C_c是控制栅极与浮置栅极之间的电容。Q_fi是浮置栅极(如浮置栅极124(图1)、224(图2)、324(图3))上的电荷，对应于N个不同的可能阈值中的特定一个。因此，可以基于式(5)计算出对应于阈电压V_thi所需的电荷量Q_fl。

图6a示出在编程之后对阈电压电平V_thi的NVM单元的阈电压分布。如图6a所示，该阈电压分布可以被唯一地变换成在V_gi上的栅极电压分布(虚线)，其输出电压与参考电压V_ref一致，其中V_gi是施加到图1、2或3中任一个所示的NVM存储单元中的MOSFET的控制栅极125(图1)、225(图2)或325(图3)的电压。该变换通过用具有V_thi附近阈电压分布的VTC曲线束截取水平线V_ref、将阈分布从V_thi映射到V_gi来完成。

分布60-1表示在编程之后在阈电压电平V_th0(它将对应于栅极电压V_g0)上的阈电压分布，栅极电压V_g0的分布如曲线601-1a所示，其输出电压与参考电压V_ref一致。由点构成曲线(如曲线601-1a到601-16a)表示施加的栅极电压V_g0到V_g15的分布，用于获得对于阈电压分布V_th0到V_th15(如实线601-1到601-16所示)与参考电压V_ref一致的输出电压。

有了V_thi与V_gi之间的一一对应分布，我们可以忽略图6a中的阈电压分布(实线)，并且保持图6a中所示的相应栅极电压分布(虚线)，并且将与阈电压V_thi相关的V_gi上的VTC特性602-i加到图6b。如图6b所示，如果选择要施加到NVM单元的控制栅极的电压阶跃V₀到V₁₅使得对于每个i＝0，1，2...，15，在V_gi上的整个相应栅极电压分布(虚线)在阶跃电压V_i-1与V_i之间，则当施加的控制栅极电压从V_i-1增加到V_i时，具有阈电压电平V_thi上的阈电压分布的整个MOSFET存储单元的输出电压响应从大于参考电压V_ref转变为小于参考电压V_ref。因此，当对于阈电压V_thi、施加的控制栅极电压从V_i-1增加到V_i时，来自图1、2和3中的比较器107的输出电压的值将改变。如图6b所示，要求栅极电压V_gi的电压分布在导线/总线112上对应于V_i-1和V_i的输出电压之间达到峰值。编程之后NVM单元中的特定阈电压电平V_thi的阈电压分布必须在该电平上达到峰值。到数字模拟转换器104(图1、2和3)的输入导线上的多位可以相互关联来表示该阈电压电平。

为了获得典型的VTC的最大反相器增益来驱动比较器逻辑电路107，施加到比较器107的输入端119的参考电压可以被设为对应于VTC曲线导数的最大绝对值的电压。这确保比较器和读出电路总是工作在NVM单元的最敏感区域，而不管NVM单元的阈电压电平如何。因此，在这些单元的阵列中，所有NVM单元将被设为工作在它们的最敏感区域，而不管它们的阈电压电平如何。

到控制栅极125(图1)、225(图2)、325(图3)的扫描输入电压还可以如图7a所示，沿着水平轴延伸到全部范围。为了说明这一点，我们假设固定电压V_gfix被施加到具有相同类型电流负载的NVM单元。为了获得输出响应电压，VTC曲线需要与垂直线V_gfix相截。最有可能的输出电压是V_dd或者地电压(认为是“退化”电压)。仅有的非退化VTC曲线是那些具有窗口ΔV_th内的阈电压的曲线。将该阈电压窗口与在扫描电压的全部范围中的阈电压V_thi比较，结果显而易见。通常，在传统读取和读出设计中为了具有较宽的阈电压窗口ΔV_th，期望较高的固定栅极电压和低电阻负载，如图7b所示。然而，对较高的固定栅极电压和来自低电阻负载的较高电流的折中是与数据保持、写-擦除循环和相邻单元干扰相关的可靠性。工作在NVM的最敏感区域中，意味着在本发明中可以比现有技术分辨更多的阈电压电平。

在图7b中，一般而言，为了防止在传统方案中的固定栅极电压的情况下由于NVM存储单元的晶体管工作在其截止或饱和区域中而导致的响应电压退化，连接到NVM单元的MOSFET的负载或吸收器通常被设计成低阻抗，以减少VTC曲线的斜率的绝对值。因此，这样的曲线将对应于图4所示的不那么陡的曲线401-7或者图7b所示的不那么陡的曲线。即，防止传统方案的退化的设计目标是具有较宽的平行VTC曲线的范围，以截取输出电压既非V_dd也非0的固定栅极电压V_gfix上的垂直线。

电流镜电路将根据负载(吸收器)与存储单元之间的节点上的输出电压的幅度，放大流过负载和存储单元的电流。这样的电流镜放大所述单元的小响应电流。放大的电流然后被馈入差分放大器并与参考电流比较。差分放大器然后将比较结果转换成电压判断(即，比较器的高或低输出电压)。与该传统方案相比，本发明还简化了放大方案，并且增加了单个NVM单元存储n位(如4)的能力。

图8示出可以与图1所示的N型NVM单元串联使用的各种电流负载。在图8(a)中，N沟道MOSFET Q4具有串联的电阻器R1，连接到节点801-1，从该节点得到输出电压。

在图8(b)中，输入电压在导线802-2上施加到N沟道MOSFET Q6的控制栅极，Q6与N型饱和晶体管Q5串联。再次在连接在负载晶体管Q5与N沟道MOSFET Q6之间的导线801-2上得到输出电压。

图8(c)示出N沟道MOSFET Q8，在V_dd与Q8之间串联P型晶体管Q7饱和负载。从晶体管Q7与晶体管Q8之间的节点在导线801-3上得到输出电压。

图8(d)示出N沟道MOSFET Q10，输入电压在导线802-4上将被施加到Q10的控制栅极，Q10与N型线性晶体管Q9串联来提供负载。从连接到晶体管Q9与Q10之间的节点的输出导线801-4得到来自串联的晶体管Q9与晶体管Q10的输出电压。

图8(e)示出N沟道MOS FET Q12，输入电压在导线802-5上将被施加到Q12的控制栅极，Q12与P沟道负载MOS场效应晶体管Q11串联来工作在其线性区域。在连接到晶体管Q11与晶体管Q12之间的节点的导线801-5上得到该特定配置的输出信号。本领域技术人员将认识到在本发明的其他实施例中可以采用其他类型的负载，并且本领域技术人员根据本公开将了解图8(a)到8(e)所示的结构的变型。

图9(a)到9(e)示出利用具有不同类型负载的P型MOSFET NVM单元的本发明各个实施例。

图9(a)示出与电阻负载R2串联的P型晶体管Q14。在连接在晶体管Q14和电阻器R2之间的节点的输出端901-1上得到该配置的输出电压。电阻器R2的另一端接地。到P型MOSFET Q14的控制栅极的输入电压被施加在导线902-1上。

图9(b)示出与作为负载连接的饱和N型晶体管Q16串联的P型MOSFETQ15。晶体管Q16的源极接地，其漏极连接到一节点，该节点进而连接到输出导线901-2，从该导线得到该配置的输出电压。P型MOSFET Q15的控制栅极由输入导线902-2上的电压驱动。

图9(c)示出串联在V_dd与作为负载连接的P型饱和晶体管Q18的源极之间的P型MOSFET Q17。在连接到Q17与Q18之间的节点的导线901-3上得到该配置的输出电压。Q17的控制栅极在输入导线902-3接收地电压。Q18的漏极接地。

图9(d)示出连接在V_dd与作为负载的N型线性晶体管Q20的漏极之间的P型MOSFET Q19。在连接到Q19与Q20之间的节点的导线901-4上得到该配置的输出电压。Q20的源极接地，并且Q19的控制栅极接收来自输入导线902-4的电压。

图9(e)示出串联在V_dd与P沟道线性晶体管Q22之间的P型MOSFETQ21，Q22进而接地。P沟道晶体管Q22的源极连接到输出导线901-5，后者进而又连接到P型MOSFET Q21的漏极。Q21的控制栅极接收来自输入导线902-5的输入电压。

图9(a)到9(e)所示的结构再次示出与P型NVM晶体管(如Q14、Q15、Q17、Q19或Q21)相连工作的本发明的特定实施例。

图10示出利用由串联的P型MOSFET Q23和N型MOSFET Q24构成的互补MOSFET NVM单元的本发明一个实施例。控制栅极1025是两个晶体管共有的，并且由输入导线1002上的电压驱动。在输出导线1001上从两个晶体管Q23和Q24的漏极之间的节点得到输出电压。P型晶体管Q23的源极连接到V_dd，并且N型晶体管Q24的源极接地。两个晶体管共有的浮置栅极1024能够存储所选电荷。

图11示出与N型非易失性存储单元MOSFET串联的饱和晶体管负载的典型的VTC曲线。当施加的控制栅极电压低于NVM阈电压V_thnvm时，NVMN型MOSFET处于截止模式。NVM单元截止的输出电压对于饱和晶体管负载是V_dd-V_thL，或者对于N型晶体管负载由于衬底偏置效应而低于V_dd-V_thL，其中V_thL是负载晶体管阈电压。VTC曲线转换区域的斜率由k_n/k₁的平方根的负数给出，其中k_n和k₁分别与载流子迁移率(对于N型MOSFET是电子，而对于P型MOSFET是空穴)乘以宽长比以及负载晶体管电子迁移率乘以宽长比成正比。为了获得较陡的斜率(较大的反相增益)，可以增加k_n/k₁比。通常，这可以通过将负载晶体管的宽长比调高或调低来容易地实现。负载晶体管的宽长比的降低通常产生更陡的斜率，反之亦然。可以在如图11所示的VTC转换区域的恒定斜率中、参考电压线V_ref的位置旁选择比较器的参考电压。

NVM单元中使用的MOSFET的阈电压电平被均匀划分，电压电平间隔等于施加的电压阶跃。由于响应栅极电压减去参考输出电压V_ref总是不同于对于所有平行VTC曲线的阈电压的恒定电压，因此一个人可以编程阈电压电平V_thi使得相应控制栅极电压V_gi在V_i-1与V_i之间的电压阶跃的中心。当施加到控制栅极的电压(即，“施加的栅极电压”)从V_i-1增加到V_i时，具有阈电压电平V_thi的NVM单元MOSFET反相器的输出电压将从大于参考电压的输出电压移动到小于参考电压的输出电压。结果是反相器输出电压使得比较器107(图1和3)的输出电压从“高”为“低”，或者从“低”改变为“高”，这取决于比较器的具体设计。比较器输出导线120上的电压状态改变在导线121(图1和3)上被施加到数据缓冲控制电路101，以触发数据输出缓冲器102来将来自位图案生成器103的位通过数据输出缓冲器102提供到输出导线或总线112。数据缓冲器中的多位唯一地对应于施加到MOSFET NVM单元的控制栅极的电压，其表示被读取的NVM单元的阈电压电平。

图11所示的反相器曲线反映V_in与V_out之间取决于阈电压V_thnvm的关系。最大阈电压当然是V_dd，如图11的横坐标所示，其中当MOSFET截止时，输出电压基本上是V_dd-V_thL。V_th1表示负载晶体管的阈电压。随着施加到MOSFETNVM的控制栅极的栅极电压增加，在某点上达到非易失性存储单元MOSFET的阈电压V_thnvm，并且比较器107(图1)的输出电压将从由V_dd-V_thL表示的高电平降低到接近地电压，如VTC曲线1101-1到1101-4所示。可以与N沟道非易失性存储器MOSFET(如晶体管Q1)(图1)相关联的各种阈电压沿着横坐标显示，从V₀变化到V_dd。

图12示出根据本发明的四位R2R数字模拟转换器(DAC)的实施例。这种转换器的设计是公知的，并且可以用于图1、2和3的DAC 104。要注意，在输入导线1206-1到1206-4上分别传输四个输入位B₀到B₃，来控制传递晶体管(pass transistor)Q25到Q32的操作。这些传递晶体管(包括四对并联的晶体管，每对由并联的P沟道和N沟道晶体管组成)以公知的方式连接，以允许电压被施加到差分放大器1203的输入导线1208-1到1208-2来在输出导线1205上提供输出电压，导线1205然后将用于将电压施加到控制栅极125(图1)、225(图2)和325(图3)。输出导线1205上的DAC的输出电压范围从0伏到V_dd伏。每个电压阶跃由V_dd/16给出。对于3.3伏的典型V_dd，电压阶跃为206.25毫伏。因此，阈电压间隔将为206.25毫伏。图12所示的DAC的操作是公知的，这里将不再详细描述。

图13示出用于生成简单数字图案的四位加法器。图13所示的数字图案生成器可以用于位图案生成器103(图1)中，来生成要被驱动到DAC 104中的位，并且当找到与存储在相应MOSFET的浮置栅极上的信息匹配时，驱动到输出导线/总线112(图1、2和3)上。

在图13中，初始的四位字以“0000”开始。每个时钟周期，将通过给先前的四位字加“0001”来改变输出位。在图13右侧的表中示出输出位图案。图13的右侧的表格示意性示出将被作为图12中的B₀到B₃施加到DAC 104的输入端(图1、2和3)的位。

图14示出多位NVM NOR型m×n阵列的一个实施例的示意图。结合这里包含的描述，本领域技术人员将很好地理解图14所示的阵列架构。在图14中，字线1403-1到1403-m每一个控制来自NVM单元的相应行中的NVM器件的并联的源电极的电流通路，如连接到行1403-1的BL1、BL2到BLn-1、BLn。例如，晶体管Q34-11到Q34-n1的源电极连接到线1404-1，后者进而可通过导通传递晶体管Q45-1连接到地。传递晶体管Q45-1既可以是N沟道也可以是P沟道器件，取决于设计考虑。位线1405-1到1405-n将一列中的晶体管的漏极连接到比较器107-1到107-n中的相应一个的一个输入端。例如，位线1405-1对应于图1中的导线118。该导线1405-1连接到比较器107-1的一个输入端。比较器107-1的另一输入端通过导线1402连接到电压参考源。

比较器107-1的输出端120-1然后输入到数据输出缓冲控制器101-1，后者对应于图1所示的数据输出缓冲控制器101。数据输出缓冲控制器101然后如上面结合图1到3的描述所述的那样工作，来在相应输出导线113-2和113-3上将输出信号提供到多个数据输出缓冲器102-1至102-n中的相应数据输出缓冲器102-1，如图14所示。位图案生成器103然后将向数据输出缓冲器102-1提供位图案，以允许该正确的位图案作为如上面结合图1到3所述的相应输出导线112-1上的信号输出。

在图14中，位线1405-1到1405将相应N沟道MOSFET Q34的漏电极连接到相应比较器107的适当输入导线。

例如，位线1405-1将相应N沟道MOSFET Q34-11到Q34-m1(其中m表示行数)的漏极连接到比较器107-1的一个输入端。到比较器107-1的参考端通过导线1402连接到V_ref。负载晶体管Q33-1(饱和N沟道MOSFET)与晶体管Q34-11到Q34-m1的每一个串联。传递晶体管Q45-1到Q45-m中的相应一个被导通，来读出存储在相应N沟道MOSFET Q34中的浮置栅极上的值。该结构然后如参照图1所述的那样工作。图14所示的阵列架构允许可寻址的单元读出。因此，可以以上述方式有选择地寻址和所有单元在同一行中地读出每个单元Q34-11到Q34-mn。每个比较器107-i的导线120-i上的输出信号用于触发相应数据输出控制电路101-i，来将位图案生成器103中的多位传递到相应数据缓冲器102-i中，准备在该电路的相应输出端112-i上读出。栅极TG1-1到TG1-m只允许在一个时刻一个所选行1403-i被允许，从而通过减少DAC 104上的电容负载来加速读出处理。

图15具有示出图14中的NVM NOR型n×m阵列如何工作的波形。使用每一个单元四位来作为例子说明多电平读取操作，在图15中，顶部的线表示高电平接收允许信号，在导线113-3上从数据输出缓冲控制器101到数据输出缓冲器102。数据缓冲器102被预置到无效，如底部的线所示。预置信号在端111(图1和14)进入到数据输出缓冲控制器101。一行NVM单元，例如单元Q34-11到Q34-n1(图14)，通过向传递晶体管Q45-1的栅极施加适当的电压而连接到地。实际上，通过同时(而不是依次)导通传输门TG1-1到TG1-m，图14中所示的阵列中的所有字线1403-1到1403-m可以连接到DAC的输出导线，但通过在一个时刻仅导通一个传递晶体管Q45-i，在一个时刻仅读出单个行(假设DAC能够快速充电门和连接的字线)。启动16个时钟周期来驱动位图案生成器103，如第二条线所示。位图案生成器依次生成电压V₀到V₁₅。

数字模拟转换器104的电压输出电平在第三条线中示出。当比较器107的输出信号如第四条线所示被设为“高”时，响应于对应于特定N沟道MOSFET Q34-11的阈电压的、数字模拟转换器104的输出电压被读取，然后对应于位线1405-1的相应数据输出缓冲控制电路101-1允许数据缓冲器102-1在总线114上接收来自位图案生成器103的四位。然后在输出端或总线112-1上从数据缓冲器102-1读出这四位。如果要读出数字信号，则输出端112-1可以是四位通道，或者如果数字模拟转换器是数据输出缓冲器102-1的部分，则可以是单个端，包含对应于来自MOSFET NVM存储单元Q34-11中存储的位图案生成器114的四位值的模拟电压。

在特定位线(如1405-1)的数据缓冲器被填满后，(见图15从上数第5条线)响应于数据缓冲控制器上的信号变高，则数据缓冲控制电路101-1禁止填满的数据缓冲器102-1在下一时钟周期获得新数据。图15中从下数第3条线示出数据缓冲器102-1从位图案生成器103接收四位数据的时间窗口。在DAC输出电压的所有16个周期完成之后，数据缓冲器102-2到102-n填充4乘以n位数据。因此，NVM MOS场效应晶体管(如晶体管Q34-11到Q34-n1)的给定行将具有它们在DAC 104的DAC输出电压的16个阶跃期间读出的值。导线113-1上的、从数据输出控制缓冲器101到数据输出缓冲器102-1到102-n的数据发送信号然后发送缓冲器102-1到102-n的所有4×n位数据。这完成了一行所述多位NVM单元(如图14中的行1403-1中的单元Q34-11到Q34-n1)的读取操作。自然地，在一系列读取操作中以相同的方式读出图14所示的MOSFETNVM单元的每个行。

本发明以有效地方式实现单个EEPROM单元中的信息的多位存储。出于覆盖范围的考虑，在权利要求书中使用术语存储层以便包括将保持电荷(电子或空穴)的任何结构，或者任何其他适合的材料，所述电荷包括电介质、微粒子、或者所谓的浮置栅极。

基于上述，本领域技术人员将认识到这里所述的本发明实施例仅仅是说明性的，而无论如何不是限制性的。结合该描述，本发明的其他实施例对于本领域技术人员将是显然的。