半导体结构及其形成方法、横向扩散P型金氧半晶体管

摘要

本发明涉及一种半导体结构，包括设置于半导体基板上的埋层，埋层为第一型掺杂。第一磊晶层形成于埋层上，其为第二型掺杂。第二磊晶层形成于埋层上，其为第二型掺杂；隔离结构设置于埋层上并设置于第一磊晶层与第二磊晶层之间，且该隔离结构为第一型掺杂。第一井区形成于第一磊晶层上，其为第二型掺杂；第二井区形成于第二磊晶层上，其为第二型掺杂；以及第三井区形成于隔离结构上并设置于第一井区与第二井区之间，且该第三井区为第一型掺杂。隔离结构与埋层及第三井区交界，以阻挡第一井区与第二井区的漏电流路径。

说明书

技术领域

本发明涉及半导体工艺，特别涉及具有高电压隔离结构的金氧半组件。

背景技术

金氧半晶体管的发展最近集中在两个领域：大规模集成电路(VLSI)，以及应用在高功率射频(RF)的射频金氧半晶体管。这两者的差别在于后者具有较长的信道长度、较深的接点深度、以及较厚的栅极氧化层，用以承受更高的电压如20-50伏特。

射频金氧半晶体管有两种基本结构：双扩散金氧半(double-diffusedMOS，以下简称DMOS)晶体管，以及横向扩散金氧半(laterally-diffusedMOS，以下简称LDMOS)晶体管。虽然这两者的结构和工作原理并不类似，但一样包括漏极、源极、栅极；当电压施加于栅极时，可控制漏极与源极间的电流。

在一些情况下会将LDMOS晶体管制成对称结构。在现有技术中，形成具有高电压隔离结构的对称LDMOS晶体管的方法包括：形成N型埋层于基板上、形成磊晶层于N型埋层上、以及形成井区于磊晶层上。磊晶层必需有足够的厚度以适当隔离基板与井区。实际上在晶体管应用的电压越来越高的情况下，磊晶层必需越来越厚。然而太厚的磊晶层将使漏极与源极间产生漏电流，进而使晶体管发生故障。

发明内容

为解决上述因过厚的磊晶层造成漏电流的问题，本发明提供半导体结构及其形成方法如下：

本发明的半导体结构包括设置于半导体基板上的埋层，埋层为第一型掺杂。第一磊晶层形成于埋层上，其为第二型掺杂。第二磊晶层形成于埋层上，其为第二型掺杂；隔离结构设置于埋层上并设置于第一磊晶层与第二磊晶层之间，且该隔离结构为第一型掺杂。第一井区形成于第一磊晶层上，其为第二型掺杂；第二井区形成于第二磊晶层上，其为第二型掺杂；以及第三井区形成于隔离结构上并设置于第一井区与第二井区之间，且该第三井区为第一型掺杂。隔离结构与埋层及第三井区交界，以阻挡第一井区与第二井区的漏电流路径。

本发明提供一种形成半导体结构的方法，包括形成埋层于半导体基板上，埋层为第一型掺杂。接着布植第一型的掺杂物于该埋层的一区域，使该区域的掺杂浓度高于埋层的其它区域。之后成长磊晶层于埋层上，于该磊晶层成长过程中，该区域的掺杂物扩散至该磊晶层形成一隔离结构，将该磊晶层分隔成第一区域及第二区域。形成第一井区于第一区域上，且第一井区为第二型掺杂；形成第二井区于第二区域上，且第二井区为第二型掺杂；形成第三井区于隔离结构上并设置于第一井区及第二井区之间，且第三井区为第一型掺杂。其中隔离结构与埋层及第三井区交界，以阻挡第一井区与第二井区的漏电流路径。

本发明提供一种横向扩散P型金氧半晶体管，包括：N型埋层设置于半导体基板上，P型第一磊晶层形成于N型埋层上，P型第二磊晶层形成于N型埋层上；厚度不小于5微米的N型隔离结构设置于N型埋层上，且N型隔离结构设置于P型第一磊晶层与P型第二磊晶层之间。P型第一井区形成于P型第一磊晶层上；P型第二井区形成于P型第二磊晶层上；N型第三井区形成于N型隔离结构上，且N型第三井区设置于P型第一井区与P型第二井区之间。其中N型隔离结构与N型埋层及N型第三井区交界，以阻挡P型第一井区与P型第二井区的漏电流路径。

附图说明

图1显示现有技术制造的对称PMOS晶体管剖面图。

图2显示另一种现有技术制造的对称PMOS晶体管剖面图。

图3A-3D为本发明实施例制造的对称PMOS晶体管的一系列剖面图。

图3E显示本发明实施例中，具有高电压阻隔结构的对称PMOS晶体管剖面图。

其中，附图标记说明如下：

100、200、302、304、306、308、322  剖面图

102、202、310  N型埋层

104、204、312  P型半导体基板

106、206、334  隔离环

108、110、210、212、324、326  P型井区

112、214、328  N型井区

114、116、216、218、330、332  P+接触

118、220、336  栅极氧化层

119、221、337  栅极结构

120、222、317、318、320  磊晶层

224  漏电流路径

313  掺杂浓度较高的区域

314  光阻

315  开口

316  N型隔离结构

具体实施方式

图1为现有技术中，不具有磊晶层的对称横向扩散PMOS(以下简称LDPMOS)晶体管的剖视图100。这种LDPMOS晶体管的作法如下：首先形成N型埋层102于P型半导体基板104上，接着形成N型隔离环106于N型埋层102上。于隔离环106中形成P型井区108、110，两者间以N型井区112隔离。LDPMOS晶体管的漏极(未图示)接线至P+接触114，源极(未图示)接线至P+接触116。形成栅极氧化层118于N型井区112上，以及部分P型井区108、110上。之后形成栅极结构119于栅极氧化层118上，而氧化层120选择性地形成于LDPMOS晶体管的表面。

由于这种LDPMOS晶体管不具有磊晶层，基板104及P型井区108、110之间将产生穿通(through-punch)。

图2显示的现有技术中，具有磊晶层的对称LDPMOS晶体管的剖视图200。这种LDPMOS晶体管的作法如下：首先形成N型埋层202于P型半导体基板204上，接着形成N型隔离环206于N型埋层202上。形成磊晶层208于N型埋层202上，且设置于N型隔离环206中。于隔离环206中形成P型井区210、212，两者间以N型井区214隔离。上述的井区均设置于磊晶层208上，且设置于隔离环206中。LDPMOS晶体管的漏极(未图示)接线至P+接触216，源极(未图示)接线至P+接触218。形成栅极氧化层220于N型井区214上，以及部分P型井区210、212上。之后形成栅极结构221于栅极氧化层220上，而氧化层222选择性地形成于LDPMOS晶体管的表面。

虽然这种LDPMOS晶体管具有磊晶层208，可避免基板204及P型井区210、212之间产生穿通，但此结构可能会造成晶体管故障。特别是在高电压的操作情况下如40伏特，则需要不小于5微米的磊晶层厚度。越厚的磊晶层224越有可能使P型井区210、212之间产生漏电流造成晶体管故障。

图3A-3D显示的本发明实施例中，依序制造对称LDPMOS晶体管的一系列剖面图302、304、306、及308。剖面图302中，以N型掺杂物布植入P型半导体基板312以形成N型埋层310。基板312的材质可为硅，而N型埋层310的厚度取决于布植工艺的能量，其掺杂浓度介于1*10¹⁷至2*10¹⁸cm^-3之间。

剖面图304中，具有开口315的光阻层314形成于N型埋层310上，其中开口315为用以定义埋层310的预定区域313。接着进行第二次的离子布植。光阻314保护N型埋层310其它的区域不受离子轰击，只允许掺杂物通过开口315布植入区域313。借由调整布植能量，可使其不至于穿过N型埋层310到达基板312。调整离子布植的剂量使区域313的掺杂浓度高于埋层310的其它区域。此实施例中，区域313的掺杂浓度介于1*10¹⁷至2*10¹⁸cm^-3之间。接着移除光阻314以形成图3C所示的剖面图306。

图3D的剖面图308中，接着成长P型磊晶层317于N型埋层310上，此工艺的温度较高。实施例中，以三氯硅甲烷(trichlorosilane，SiHCl₃)成长的晶层其工艺温度介于1000-1200℃。在磊晶层317成长的过程中，N型埋层313的掺杂浓度较高的区域310其掺杂物将扩散至磊晶层317，进而形成N型隔离结构316。最后形成P型井区、N型井区、隔离环、栅极介电层、栅极结构、以及漏极/源极接触于磊晶层317上，如图3E的剖面图322所示。

图3E显示的本发明实施例中，具有高电压阻隔结构的对称PMOIS晶体管剖面图322。如图3A-3D所述，N型埋层310形成于P型基板312上，而被隔离结构316分隔的磊晶层318、320形成于N型埋层上，且隔离结构316、磊晶层318、320具有相同的厚度。P型井区324形成于磊晶层318上且实质上对准磊晶层318，P型井区326形成于磊晶层318上且实质上对准磊晶层320。N型井区328形成于隔离结构316上，并分隔磊晶层318、320。该隔离结构316与其下的N型埋层310及其上的N型井区328交界。此实施例中，N型井区328实质上对准隔离结构316。

上述晶体管的漏极(未图示)接线至P+接触330以提供奥姆式接触，源极(未图示)接线至P+接触332以提供奥姆式接触。如剖面图322所示，隔离环334形成于N型埋层310上且位于半导体结构的边缘，并与N型埋层310垂直接触，并围绕其中的P型井区324、326及磊晶层318、320。栅极氧化层336形成于N型井区328上，以及部分的P型井区324、326上。栅极结构337于栅极氧化层336上，接着如剖面图322所示，选择性地形成氧化层338于基板表面以进一步保护PMOS晶体管。

由于磊晶层318、320被隔离结构316分隔开，P型井区324、326间的漏电流路径不复存在。同时磊晶层318、320的厚度足以避免P型井区324、326与基板间的穿通。剖面图322所示的LDPMOS晶体管适合于高电压的操作，例如大于40伏特时，磊晶层318、320的厚度不小于5微米。