使用于半导体存储装置中的内部信号产生器

摘要

一种半导体存储装置包括一具有多个管道锁存器的管道锁存器单元，所述管道锁存器中的每一个响应于一外部命令的启动而锁存一外部地址，且响应于一对应于该外部命令的内部命令的启动而输出一内部地址。一管道锁存器控制单元经配置以控制该管道锁存器单元以循序启用该多个管道锁存器。一输出驱动单元经配置以选择性输出该内部地址或该外部地址。该内部命令是在始于该外部命令的一启动时序的一预定延时之后予以启动。

说明书

技术领域

本发明是关于一种半导体存储装置，且更特定而言是关于一种使用于半导体存储装置中用于减少电流消耗的内部信号产生器。

背景技术

半导体存储装置通常在输入一激活命令(active command)且响应于该激活命令的操作随即完成之后接收一外部列命令，例如外部读命令或外部写命令。下文中，将激活命令的输入与外部列命令的输入之间的延迟称为tRCD。在tRCD之后输入与外部列命令一同输入的一地址。然而，即使是在tRCD之前，诸如DDR2 SDRAM的半导体存储装置亦可能设定外部列命令的输入时序。半导体存储装置将在tRCD之前输入的外部列命令保持一预定时间，并从该激活命令的时序历经tRCD之后产生对应于该外部列命令的内部列命令，例如内部读命令或内部写命令。将外部列命令的输入与内部列命令的产生之间的预定时间称为附加延时(AL)。与外部列命令一同输入的一外部地址亦保持附加延时(AL)，并随后产生对应于该外部地址的内部地址。

图1为半导体存储装置的读操作的时序图。

为执行读操作，在从外部读命令RD及外部地址EXT_ADDR的输入时序起历经附加延时AL之后，诸如DDR2 SDRAM的半导体存储装置产生内部读地址RD_IADD及内部读命令IRD。在自内部读命令IRD及内部读地址RD_IADD产生起的一预定时间之后，半导体存储装置开始读取有效数据D0至D3。将内部读命令IRD及内部地址RD_IADD的产生与读操作的开始之间的预定时间称为列地址选通(CAS)延时CL。在自读命令及地址的输入时序起的附加延时AL及CAS延时CL之后，半导体存储装置开始执行读操作。通过将CAS延时CL与附加延时AL相加而获得的值被称为读取延时RL。

图2为半导体存储装置的写操作的时序图。

在写操作的情况下，半导体存储装置产生内部写命令IWT及内部写地址WT_IADD，并在自写命令WT及外部地址EXT_ADDR的输入时序起的写入延时WL之后执行写操作。写入延时WL比读取延时RL少一个时钟。即，WL＝RL-1＝(AL+CL)-1。

图3为半导体存储装置的习知内部信号产生器的方块图。

内部信号产生器通常可用于产生内部地址及内部命令。即，分别提供内部信号产生器以用于外部地址EXT_ADDR、读写命令及存储库(bank)地址的每一位。图3中，内部信号产生器用于产生一内部列地址。

内部信号产生器包括读地址产生单元10、写地址产生单元20及输出单元30。读地址产生单元10响应于时钟信号CLK延迟外部地址EXT_ADDR，并输出对应于该半导体存储装置的附加延时的内部读地址RD_IADD。写地址产生单元20响应于时钟信号CLK延迟内部读地址RD_IADD，并输出对应于该半导体存储装置的写入延时的内部写地址WT_IADD。输出单元30响应于写状态信号WTS，选择内部读地址RD_IADD及内部写地址WT_IADD之一，藉此输出内部列地址CA。写状态信号WTS在写操作期间处于激活状态。

读地址产生单元10包括附加延时延迟单元12及第一选择单元14。附加延时延迟单元12通过响应于时钟信号CLK延迟外部地址EXT_ADDR产生多个附加地址。第一选择单元14选择附加地址中对应于半导体存储装置的附加延时的一个附加地址，并输出该选定附加地址作为内部读地址RD_IADD。写地址产生单元20包括CAS延时延迟单元22及第二选择单元24。CAS延时延迟单元22通过响应于时钟信号CLK延迟内部读地址RD_IADD，以产生多个CAS地址。第二选择单元24选择CAS地址中对应于半导体存储装置的CAS延时的一个CAS地址，并输出该选定CAS地址作为内部写地址WT_IADD。

附加延时延迟单元12包括彼此串联连接的多个触发器。CAS延时延迟单元22亦包括彼此串联连接的多个触发器。附加延时延迟单元12及CAS延时延迟单元22中包括的触发器的数目对应于最大附加延时及最大CAS延时。当最大附加延时为六个时钟且最大CAS延时为七个时钟时，一个内部信号产生器包括十三个触发器。如以上所述，因为提供内部信号产生器以用于外部地址EXT_ADDR、读写命令及存储库地址的每一位，所以需要数百个触发器以用于半导体存储装置。因此，半导体存储装置消耗大量电流，且半导体存储装置的尺寸增加。此外，当半导体存储装置所设定的附加延时及CAS延时不同于最大附加延时及最大CAS延时时，不必使附加延时延迟单元12及CAS延时延迟单元22中所包括的每一触发器均执行锁存操作。然而，附加延时延迟单元12及CAS延时延迟单元22中所包括的每一触发器皆在不考虑附加延时及CAS延时的情况下执行锁存操作。因此，图3中所示的内部信号产生器造成了不必要的电流消耗。

发明内容

一种半导体存储装置包括用于减小电流消耗及芯片尺寸的内部信号产生器。

根据本发明的一方面，一种半导体存储装置包括一具有多个管道锁存器的管道锁存器单元，所述管道锁存器中的每一个响应于一外部命令的启动而锁存一外部地址，且响应于一对应于该外部命令的内部命令的启动，输出一内部地址。一管道锁存器控制单元经配置以控制该管道锁存器单元以循序启用该多个管道锁存器。一输出驱动单元经配置以选择性输出该内部地址或该外部地址。该内部命令在自该对应外部命令的启动起的一预定延时之后予以启动。

根据本发明的另一方面，提供一种使用于半导体存储装置中的产生一内部地址的方法，其包括：响应于一外部命令的输入，将一外部地址锁存于一管道锁存器中；通过根据一预定延时延迟该外部命令来产生一内部命令；及响应于该内部命令的启动，输出该经锁存的外部地址作为该内部地址。

附图说明

通过下面参照附图对优选实施例进行的描述，本发明的上述和其他目的和特征将变得显而易见，其中：

图1为半导体存储装置的读操作的时序图；

图2为半导体存储装置的写操作的时序图；

图3为用于半导体存储装置的习知内部信号产生器的方块图；

图4为根据本发明的实施例的用于半导体存储装置的内部信号产生器的方块图；

图5为图4中所示的管道锁存器控制单元的方块图；

图6A为根据本发明的实施例的图5中所示的初始化单元的示意性电路图；

图6B为根据本发明的另一实施例的图5中所示的初始化单元的示意性电路图；

图6C为根据本发明的又一实施例的图5中所示的初始化单元的示意性电路图；

图7为图5中所示的PI驱动信号产生单元的示意性电路图；

图8为图5中所示的PO驱动信号产生单元的示意性电路图；

图9为图5中所示的PI移位单元的方块图；

图10为图9中所示的重设触发器的内部电路图；

图11为图9中所示的设定触发器的内部电路图；

图12为图5中所示的PI驱动单元的内部电路图；

图13为图5中所示的PO移位单元的方块图；

图14为图5中所示的PO驱动单元的内部电路图；

图15为图5中所示的PI信号产生单元的操作的波形图；

图16为图5中所示的PO信号产生单元的操作的波形图；

图17为图4中所示的第一管道锁存器的示意性电路图；及

图18为图4中所示的输出驱动单元的示意性电路图。

具体实施方式

下文中将参看附图详细描述根据本发明的半导体存储装置。

图4为根据本发明的实施例的用于半导体存储装置的内部信号产生器的方块图。

内部信号产生器包括管道锁存器控制单元100、管道锁存器单元200及输出驱动单元300。管道锁存器控制单元100在外部读命令EXT_RD或外部写命令EXT_WT每次输入时循序启用管道输入信号PI<0:N>。管道锁存器控制单元100亦在内部读命令INT_RD或内部写命令INT_WT每次输入时循序启用管道输出信号PO<0:N>。管道锁存器单元200包括多个管道锁存器，例如第一管道锁存器210，其中每一管道锁存器皆响应于对应的管道输入信号PI<0:N>锁存外部地址EXT_ADDR，并响应于对应的管道输出信号PO<0:N>输出经锁存的地址，作为内部地址INT_ADDR。输出驱动单元300响应于零附加延时信号AL<0>及写状态信号WTS，选择性输出内部地址INT_ADDR及外部地址EXT_ADDR中的一个。当半导体存储装置的附加延时设为零时钟时，零附加延时信号AL<0>处于激活状态。写状态信号WTS在写操作期间处于激活状态。

内部信号产生器进一步包括第一及第二延迟单元400及500。第一延迟单元400延迟外部读命令EXT_RD并输出对应于半导体存储装置的附加延时的内部读命令INT_RD。第二延迟单元500延迟外部写命令EXT_WT并输出对应于半导体存储装置的写入延时的内部写命令INT_WT。在本发明的一实施例中，可用类似于读地址产生单元10及写地址产生单元20的电路分别实现第一及第二延迟单元400及500。

图5为图4中所示的管道锁存器控制单元100的方块图。

管道锁存器控制单元100包括初始化单元110、管道输入(PI)驱动信号产生单元120、管道输出(PO)驱动信号产生单元130、管道输入(PI)信号产生单元140，及管道输出(PO)信号产生单元150。

初始化单元110响应于零附加延时信号AL<0>、写状态信号WTS及初始重设信号ST_FL，产生重设信号RST，以用于初始化PI信号产生单元140及PO信号产生单元150。在半导体存储装置的初始操作时间，初始重设信号ST_FL重设PI信号产生单元140及PO信号产生单元150，旨在以一可靠操作为目标。当外部读命令EXT_RD或外部写命令EXT_WT处于激活状态时，PI驱动信号产生单元120启用管道输入(PI)驱动信号ERW。当内部读命令INT_RD或内部写命令INT_WT处于激活状态时，PO驱动信号产生单元130启用管道输出(PO)驱动信号IRW。PI信号产生单元140使对应于PI驱动信号ERW的管道输入信号PI<0:N>之一被启动。PO信号产生单元150使对应于PO驱动信号IRW的管道输出信号PO<0:N>之一被启动。即，PI信号产生单元140在每次输入外部读命令EXT_RD或外部写命令EXT_WT时逐个输出管道输入信号PI<0:N>。类似地，PO信号产生单元150在每次输入内部读命令INT_RD或内部写命令INT_WT时逐个输出管道输出信号PO<0:N>。

PI信号产生单元140包括管道输入(PI)移位单元142及管道输入(PI)驱动单元144。PI移位单元142以同步于PI驱动信号ERW的方式循序产生多个管道输入(PI)延迟信号P<0:N>。换言之，在每次输入外部读命令EXT_RD或外部写命令EXT_WT时逐个输出PI延迟信号P<0:N>。接收PI延迟信号P<0:N>及PI驱动信号ERW的PI驱动单元144循序驱动管道输入信号PI<0:N>。PO信号产生单元150包括管道输出(PO)移位单元152及管道输出(PO)驱动单元154。PO移位单元152以同步于PO驱动信号IRW的方式循序产生多个管道输出(PO)延迟信号。换言之，在每次输入内部读命令INT_RD或内部写命令INT_WT时逐个输出PO延迟信号。接收PO延迟信号及PO驱动信号IRW的PO驱动单元154循序驱动管道输出信号PO<0:N>。

图6A为根据本发明的实施例的图5中所示的初始化单元的示意性电路图。

具有两个反相器I1及I2的初始化单元110a输出初始重设信号ST_FL作为重设信号RST。当初始重设信号ST_FL处于激活状态时，初始化单元110a启用重设信号RST。

图6B为根据本发明的另一实施例的图5中所示的初始化单元的示意性电路图。

初始化单元110b包括第三反相器I3、第一“与”门AD1及第一“或”门OR1。第三反相器I3使写状态信号WTS反相。第一“与”门AD1逻辑组合经反相的写状态信号WTS与零附加延时信号AL<0>。第一“或”门OR1逻辑组合第一“与”门AD1的输出与初始重设信号ST_FL。当零附加延时信号AL<0>处于激活状态而写状态信号处于非激活状态时，初始化单元110b启用重设信号RST。当初始重设信号处于激活状态时，初始化单元110b启用重设信号RST。即，当半导体存储装置的附加延时为零时钟时，输出自初始化单元110b的重设信号RST处于激活状态，且半导体存储装置执行读操作。

图6C为根据本发明的又一实施例的图5中所示的初始化单元的示意性电路图。

初始化单元110c包括第四反相器I4、第二“与”门AD2及第二“或”门OR2。第四反相器I4使写状态信号WTS反相。第二“与”门AD2逻辑组合经反相的写状态信号WTS、零附加延时信号AL<0>与测试模式信号TS_MD。测试模式信号TS_MD在测试模式期间处于激活状态。第二“或”门OR2逻辑组合第二“与”门AD2的输出与初始重设信号ST_FL。当测试模式信号TS_MD处于激活状态、零附加延时信号AL<0>处于激活状态而写状态信号WTS处于非激活状态时，初始化单元110c启用重设信号RST。

图7为图5中所示的PI驱动信号产生单元120的示意性电路图。

PI驱动信号产生单元120包括第三“或”门OR3，其逻辑组合外部读命令EXT_RD与外部写命令EXT_WT。当外部读命令EXT_RD处于激活状态或外部写命令EXT_WT处于激活状态时，PI驱动信号产生单元120启用PI驱动信号ERW。

图8为图5中所示的PO驱动信号产生单元130的示意性电路图。

PO驱动信号产生单元130包括第四“或”门OR4，其逻辑组合内部读命令INT_RD与内部写命令INT_WT。当内部读命令INT_RD处于激活状态或内部写命令INT_WT处于激活状态时，PO驱动信号产生单元130启用PO驱动信号IRW。

图9为图5中所示的PI移位单元142的方块图。

PI移位单元142包括多个重设触发器(例如142a)及一个设定触发器142d。重设触发器彼此串联连接且输出PI延迟信号P<0:N>。每一重设触发器(例如142a)以同步于PI驱动信号ERW的方式，将经由输入端子D输入的一输入信号经由第一输出端子Q传输至下一重设触发器。每一重设触发器(例如142a)的第二输出经由第二输出端子/Q输出为PI延迟信号，例如P<0>。重设触发器142b的第一输出传输至最末触发器142c的输入端子D及设定触发器142d的输入端子D。设定触发器142d的第一输出经由第一重设触发器142a的输入端子D输出至该第一重设触发器142a。重设触发器响应于重设信号RST重设其第一及第二输出。设定触发器142d响应于重设信号RST设定其第一及第二输出。

图10为图9中所示的重设触发器的内部电路图。

重设触发器包括两个传输门TG1及TG2、两个锁存器1及2，及第七反相器I7。第一传输门TG1响应于逻辑低电平的PI驱动信号ERW，传输经由输入端子D输入的一输入信号。第一锁存器1锁存第一传输门TG1的输出。当重设信号RST处于激活状态时，第一锁存器1输出逻辑高电平的输出。当重设信号RST处于非激活状态时，第一锁存器1锁存并输出第一传输门TG1的输出。第七反相器I7使第一锁存器1的输出反相，并经由第二端子/Q输出PI延迟信号P<0:N>。第二传输门TG2响应于逻辑高电平的PI驱动信号ERW，传输第一锁存器1的输出。当重设信号RST处于激活状态时，第二锁存器2输出逻辑低电平的输出。当重设信号RST处于非激活状态时，第二锁存器2锁存并经由第一输出端子Q输出第二传输门TG2的输出。

第一锁存器1包括两个反相器I5及I6，及第一“与非”门ND1。第五反相器I5使重设信号RST反相。第一“与非”门ND1逻辑组合第五反相器I5的输出与第一传输门TG1的输出。第六反相器I6使第一“与非”门ND1的输出反相。第六反相器I6的输出端子连接至第一传输门TG1的输出端子。第二锁存器2包括第一“或非”门NR1及第八反相器I8。第一“或非”门NR1逻辑组合重设信号RST与第二传输门TG2的输出。第八反相器I8使第一“或非”门NR1的输出反相。第八反相器I8的输出端子连接至第二传输门TG2的输出端子。

当重设信号RST处于激活状态时，图10中所示的重设触发器将分别经由第一及第二输出端子Q及/Q输出的第一及第二输出重设为逻辑低电平。当重设信号RST处于非激活状态时，重设触发器于PI驱动信号ERW具有逻辑低电平时，将经由输入端子D输入的输入信号经由第二输出端子/Q输出为PI延迟信号P<0:N>。当重设信号RST处于非激活状态且PI驱动信号ERW具有逻辑高电平时，重设触发器经由第一输出端子Q输出该输入信号。

图11为图9中所示的设定触发器的内部电路图。

设定触发器包括两个传输门TG3及TG4、两个锁存器3及4，及第十反相器I10。当PI驱动信号ERW具有逻辑低电平时，第三传输门TG3传输经由输入端子D输入的一输入信号。当重设信号RST处于激活状态时，第三锁存器3输出逻辑低电平的输出。当重设信号RST处于非激活状态时，第三锁存器3锁存并输出第三传输门TG3的输出。第十反相器I10使第三锁存器3的输出反相。第十反相器I10的输出经由第二输出端子/Q输出。第四传输门TG4响应于逻辑高电平的PI驱动信号传输第三锁存器3的输出。当重设信号RST处于激活状态时，第四锁存器4输出逻辑低电平的输出信号。当重设信号RST处于非激活状态时，第四锁存器4锁存并经由第一输出端子Q输出第四传输门TG4的输出。

第三锁存器3包括第二“或非”门NR2及第九反相器I9。第二“或非”门NR2逻辑组合重设信号RST与第三传输门TG3的输出。第九反相器I9使第二“或非”门NR2的输出反相。第九反相器I9的输出端子连接至第三传输门TG3的输出端子。第四锁存器4包括第二“与非”门ND2及两个反相器I11及I12。第十一反相器I11使重设信号RST反相。第二“与非”门ND2逻辑组合第十一反相器I11的输出与第四传输门TG4的输出。第十二反相器I12使第四传输门TG4的输出反相。第十二反相器I12的输出端子连接至第四传输门TG4的输出端子。

当重设信号RST处于激活状态时，图11中所示的设定触发器将分别经由第一及第二输出端子Q及/Q输出的第一及第二输出设定为逻辑高电平。当重设信号RST处于非激活状态时，设定触发器于PI驱动信号ERW具有逻辑低电平时，将经由输入端子D输入的输入信号经由第二输出端子/Q输出。当重设信号RST处于非激活状态且PI驱动信号ERW具有逻辑高电平时，设定触发器经由第一输出端子Q输出该输入信号。

图12为图5中所示的PI驱动单元144的内部电路图。

PI驱动单元144包括多个驱动器。每一驱动器接收对应的PI延迟信号P<0:N>，并逻辑组合该对应的PI延迟信号P<0:N>与PI驱动启用信号ERW，以输出管道输入信号PI<0:N>。举例而言，接收第一PI延迟信号P<0>的第一驱动器包括第三“与”门AD3。第三“与”门AD3逻辑组合第一PI延迟信号P<0>与PI驱动信号ERW，并输出第一管道输入信号PI<0>。其它驱动器具有与第一驱动器类似的结构。

图13为图5中所示的PO移位单元152的方块图。

除了每一重设触发器及设定触发器皆与PO驱动信号IRW同步执行操作之外，PO移位单元152具有类似于图9中所示的PI移位单元142的电路。重设触发器及设定触发器具有分别类似于图10及11中所示的重设触发器及设定触发器的电路。

图14为图5中所示的PO驱动单元154的内部电路图。

PO驱动单元154包括多个缓冲器。每一缓冲器缓冲输出自PO移位单元152的对应的PO延迟信号P′<0:N>，并将其输出为管道输出信号PO<0:N>。

图15为图5中所示的PI信号产生单元140的操作的波形图。

当重设信号RST处于激活状态时，PI信号产生单元140中的重设触发器将其第一及第二输出重设为逻辑低电平。设定触发器将其第一及第二输出设定为逻辑高电平。

当重设信号RST处于非激活状态时，第一重设触发器142a传输来自设定触发器142d的输入信号，并响应于逻辑低电平的PI驱动信号ERW，经由第二输出端子/Q输出逻辑高电平的第一PI延迟信号P<0>。当PI驱动信号ERW具有逻辑高电平时，第一重设触发器142a经由第一输出端子Q输出逻辑高电平的第一输出。随后，当PI驱动信号ERW具有逻辑低电平时，第二重设触发器传输经由输入端子D输入的一输入信号(即，第一重设触发器142a的第一输出)，并经由第二输出端子/Q输出第二PI延迟信号P<1>。当PI驱动信号ERW具有逻辑高电平时，第二重设触发器输出逻辑高电平的第一输出。如以上所述，PI移位单元142响应于PI驱动信号ERW的撤销而循序启用PI延迟信号P<0:N>。在PI驱动信号ERW的启动期间，PI驱动单元144中的驱动器输出PI延迟信号P<0:N>作为管道输入信号PI<0:N>。因此，管道输入信号PI<0:N>的脉宽与PI驱动信号ERW的脉宽相同。

图16为图5中所示的PO信号产生单元150的操作的波形图。

当重设信号RST处于非激活状态时，第一重设触发器传输来自设定触发器的输入信号，并响应于逻辑低电平的PO驱动信号IRW，经由第二输出端子/Q输出逻辑高电平的第一PO延迟信号。当PO驱动信号IRW具有逻辑高电平时，第一重设触发器经由第一输出端子Q输出逻辑高电平的第一输出。随后，当PO驱动信号IRW具有逻辑低电平时，第二重设触发器传输经由输入端子D输入的一输入信号(即，第一重设触发器的第一输出)，并经由第二输出端子/Q输出第二PO延迟信号。当PO驱动信号IRW具有逻辑高电平时，第二重设触发器输出逻辑高电平的第一输出。如以上所述，PO移位单元152响应于PO驱动信号IRW的撤销而循序启用PO延迟信号。PO驱动单元154中的驱动器输出PO延迟信号作为管道输出信号PO<0:N>。管道输出信号PO<0:N>的脉宽与PO延迟信号的脉宽相同。即，自对应的内部命令的输入时序起且直至下一内部命令的输入时序止，管道输出信号PO<0:N>处于激活状态。

图17为图4中所示的第一管道锁存器210的示意性电路图。

第一管道锁存器210包括第十三反相器I13、两个传输门TG5及TG6，及第一锁存器单元212。第十三反相器I13使外部地址EXT_ADDR反相。第五传输门TG5响应于逻辑高电平的第一管道输入信号PI<0>，传输第十三反相器I13的输出。第一锁存器单元212锁存第五传输门TG5的输出。第六传输门TG6响应于逻辑高电平的第一管道输出信号PO<0>，传输第一锁存器单元212的输出，作为内部地址INT_ADDR。即，第一地址锁存器单元210响应于第一管道输入信号PI<0>的启动，锁存外部地址EXT_ADDR，并响应于第一管道输出信号PO<0>的启动，输出内部地址INT_ADDR。图4中所示的管道锁存器单元200中所包括的其它管道锁存器与图17中所示的具有相同结构，且因此其执行类似操作。

本发明的内部信号产生器包括多个管道锁存器，例如210。因此，外部地址EXT_ADDR的每一位皆锁存于不同的管道锁存器中。由半导体存储装置的写入延时WL及CAS至CAS的延迟(下文中称为tCCD)来确定管道锁存器单元200中所包括的管道锁存器的数目。即，管道锁存器的数目为WL/tCCD。tCCD表示两个连续输入的外部命令的输入时序间的最短时间。换言之，内部信号产生器包括与在根据一个外部命令EXT_ADDR执行一操作所需要的最大延时内输入的外部地址EXT_ADDR一样多的管道锁存器。举例而言，DDR2 SDRAM的tCCD为两个时钟。当最大附加延时为六个时钟且最大CAS延时为七个时钟时，DDR2 SDRAM的最大写入延时WL为十三个时钟。在此情况下，DDR2 SDRAM包括七个管道锁存器。与图3中所示的习知装置相比，当最大附加延时及最大CAS延时相同时，图4中所示的内部信号产生器包括相同数目的触发器，且因此本发明能减小芯片尺寸。

图18为图4中所示的输出驱动单元300的示意性电路图。

输出驱动单元300包括第二锁存器单元320、选择信号产生单元340、选择单元360及输出驱动器380。第二锁存器单元320锁存内部地址INT_ADDR。选择信号产生单元340基于零附加延时信号AL<0>及写状态信号WTS，产生一选择信号。选择单元360响应于该选择信号，选择锁存于第二锁存器单元320中的内部地址INT_ADDR与外部地址EXT_ADDR中的一个。输出驱动器380输出选择单元的一输出信号作为列地址CA。选择信号产生单元340包括：第十四反相器I14，其用于使写状态信号WTS反相；及第三“与”门AD3，其逻辑组合第十四反相器I14的输出与零附加延时信号AL<0>。选择单元360包括两个传输门TG7及TG8。当选择信号为逻辑高电平时，第七传输门TG7传输外部地址EXT_ADDR。当选择信号为逻辑低电平时，第八传输门TG8传输内部地址INT_ADDR。输出驱动器380包括两个彼此串联连接的反相器I15及I16。

当零附加延时信号AL<0>处于激活状态而写状态信号WTS处于非激活状态时，选择信号产生单元340输出逻辑高电平的选择信号。否则，选择信号具有逻辑低电平。当选择信号为逻辑高电平时，选择单元360选择外部地址EXT_ADDR。当选择信号具有逻辑低电平时，选择单元360选择锁存于第二锁存器单元320中的内部地址INT_ADDR。即，当半导体存储装置的附加延时为零时钟且半导体存储装置执行读操作时，输出驱动单元300输出外部地址EXT_ADDR作为列地址CA。否则，输出驱动器输出内部地址INT_ADDR作为列地址。

如以上所述，本发明在一预定延时内锁存外部地址EXT_ADDR而非移位外部地址EXT_ADDR，以便输出内部地址INT_ADDR。即，本发明锁存与外部读命令或外部写命令一同输入的外部地址EXT_ADDR，并响应于内部读命令或内部写命令的启动而输出经锁存的外部地址EXT_ADDR，作为内部地址INT_ADDR。因此，本发明减少了触发器的数目，且因此能减少电流消耗。

本申请案含有关于韩国专利申请案第2005-090891号及第2005-134002号的主题(分别于2005年9月29日及2005年12月29日申请于韩国专利局)，所述专利申请案的全部内容以引用的方式并入本文中。

虽然已关于特定实施例描述了本发明，但本领域技术人员将了解，可在不偏离以下权利要求书所界定的本发明的精神与范畴的情况下，做出各种改变及修改。