开放漏极驱动器及包括该开放漏极驱动器的开关电路

摘要

一种开放漏极驱动器(7)选择地将无源地保持在导通状态的MOSFET开关(MN1)切换到非导通状态。该MOSFET开关(MN1)将主输入端(3)上的AC模拟输入信号切换到主输出端(4)，并且MOSFET开关(MN1)的栅极通过电容器(C1)与其漏极AC耦合。该开放漏极驱动器(7)包括第一MOSFET(MN2)和第二MOSFET(MN3)，通过它，将MOSFET开关(MN1)的栅极拉引到地(Vss)。第一MOSFET(MN2)的栅极与电源电压(VDD)耦合，用于将第一MOSFET(MN2)保持在开放状态。向第二MOSFET(MN3)的栅极施加控制信号，用于选择地使开放漏极驱动器(7)工作处于导通状态，从而使MOSFET(MN3)工作处于非导通状态。当第二MOSFET(MN3)处于非导通状态时，第一MOSFET(MN2)保持在导通状态，直到第一和第二MOSFET(MN2，MN3)之间的耦合节点上的电压等于其栅极电压与其阈值电压之差为止，并且施加给MOSFET开关(MN1)的栅极的任何过电压都被第一和第二MOSFET(MN2，MN3)分压。

说明书

技术领域

本发明涉及一种开放漏极驱动器，和包括在该开放漏极驱动器的控制下工作的晶体管开关的开关电路。本发明还涉及用于提供具有改善的过电压击穿保护的开放漏极驱动器的方法。

背景技术

开放漏极驱动器是人们已知的，具有许多应用。例如，开放漏极驱动器普遍用于将来自有关电路的低信号驱动到共用的母线上，再到达遥远的外电路。在这种应用中，使用开放漏极驱动器的优点是，当不需要开放漏极驱动器将低信号驱动到共用母线上时，开放漏极驱动器处于高阻抗状态，借此将其相关电路与共用母线隔离。在多个电路共用一条母线的情况下，电路的额定电源电压会随着电路的类型而不同。一些电路可以在低至1伏特的额定电源电压下工作，而其它的电路则在5伏特或者更高的额定电源电压下工作。因此，通过在高额定电源电压下工作的电路施加给共用母线的高电压，可能充分地超过共用该母线的较低额定电源电压电路的开放漏极驱动器的可靠性极限。这反过来会导致这种开放漏极驱动器失效。

开放漏极驱动器还用于操作晶体管开关，其中晶体管开关的栅极被无源地(passively)保持在逻辑高状态或逻辑低状态以便使晶体管开关工作处于相应的导通状态或非导通状态，用于使晶体管开关工作处于导通状态或非导通状态的另一种状态的逻辑高状态和逻辑低状态中的另一种状态将从不同的源导出，特别地，其中希望的是，当晶体管开关响应被无源地保持在逻辑高或逻辑低状态的晶体管的栅极工作时，提供所述逻辑高和逻辑低状态中另一种状态的源极使该晶体管开关的栅极呈现一个高阻抗，从而晶体管开关的栅极有效地与导出所述逻辑高和逻辑低状态中的所述另一种状态的源极隔离。在这种情况下，开放漏极驱动器普遍地用于向晶体管开关的栅极施加另一种逻辑状态以替代该无源施加的逻辑状态。通过开放漏极驱动器向晶体管开关的栅极施加其中一种逻辑状态的优点是，当开放漏极驱动器不向晶体管开关的栅极施加逻辑状态时，开放漏极驱动器可使晶体管开关的栅极呈现一个高阻抗。因此，如果使用开放漏极驱动器施加逻辑状态，用于使晶体管开关处于非导通状态，那么当晶体管开关工作处于导通状态时，开放漏极驱动器对由晶体管开关切换的信号的影响非常小或者没有影响，因为当晶体管开关处于导通状态时，开放漏极驱动器使晶体管开关的栅极呈现一个高阻抗。

开放漏极驱动器典型地包括一个单场效应晶体管(FET)，通过它耦合施加给晶体管开关的栅极的逻辑状态。施加给单FET栅极的控制信号选择地使FET工作处于导通和非导通状态，从而当处于导通状态时，FET将该逻辑状态施加给晶体管开关的栅极，当FET处于非导通状态时，FET变为高阻抗，从而使晶体管开关的栅极呈现一个高阻抗。

当在低额定电源电压环境下，特别是在如下的CMOS环境下工作时，包含单个FET的开放漏极驱动器具有严重的缺点，其中该CMOS被设计成在5伏的额定电源电压下工作，在许多情况下，被设计成在3.3伏的额定电源电压下工作，在某些情况下，其额定电源电压低至1伏。在这种情况下，当工作处于高阻抗状态时开放漏极驱动器的单FET不能耐受超过额定电源电压大约10％的电压。因此，当开放漏极驱动器处于高阻抗状态时，如果与开放漏极驱动器耦合的共用母线受到比开放漏极驱动器FET的额定电源电压高大约10％的电压，那么单FET会由于过电压而失效。类似地，在使用开放漏极驱动器向晶体管开关的栅极施加逻辑高或逻辑低状态的情况下，如果晶体管开关的栅极受到比开放漏极驱动器单FET的额定电源电压加10％更高的电压，那么单FET会由于过电压而失效。

在其中MOSFET开关切换AC信号的CMOS应用中，MOSFET开关中会产生线性度问题。MOSFET开关的导通电阻(on-resistance)随着跨MOSFET开关的栅极和源极或者跨其栅极和漏极的电压差而不同。因此，随着MOSFET开关漏极-源极上的AC信号的电压在峰值间变化，跨MOSFET开关的栅极和逻辑以及跨其栅极和源极的电压也变化，借此使MOSFET开关的导通电阻改变，这反过来会危害通过MOSFET开关切换的AC信号的线性度。

美国公布的专利申请No.2004/0196089，其于2003年4月3日以John O’Donnell(本发明的发明人之一)等的名义申请，题目为“开关器件”(Swithching Device)，公开了一种电路，其克服了在切换AC信号时MOSFET开关的线性度问题。美国专利申请说明书No.2004/0196089公开了一种MOSFET开关，其中栅极或与源极或与漏极AC耦合，用于当AC信号在峰值之间变化时，使栅极与源极或漏极之间的电压差保持恒定。然而，如果这种AC耦合的MOSFET开关被通过开放漏极驱动器施加给栅极的逻辑信号无源地保持在导通状态和非导通状态，那么该开放漏极驱动器将受到与MOSFET开关的栅极AC耦合的AC电压，因此当开放漏极驱动器处于高阻抗状态时，会导致向开放漏极驱动器施加一个过电压，其进而导致开放漏极驱动器失效。

Wei等的美国专利说明书No.5,028,819公开了一种开放漏极驱动器，其在一定程度上克服了单MOSFET开放漏极驱动器的MOSFET的漏-源电压超过额定电源电压的问题。Wei提出，在开放漏极驱动器中使用两个串联的MOSEFT，以便使开放漏极驱动器在两个MOSFET上受到的过电压被分压，借此降低过电压失效的可能性。在Wei的开放漏极驱动器中，第一MOSFET的漏极形成开放漏极驱动器的输出端，且第一MOSFET的源极与第二MOSFET的漏极耦合。当开放漏极驱动器处于导通状态时，第二MOSFET的源极与要施加给开放漏极驱动器输出端的电压源耦合。Wei的MOSFET是N沟道MOSFET，第一MOSFET的栅极恒定地偏置在电源电压V_DD，从而第一MOSFET正常地工作处于导通状态。第二MOSFET的栅极与一个控制电压耦合，该控制电压选择地并交替地使第二MOSFET工作处于非导通和导通状态，进而使开放漏极驱动器工作处于非导通高阻抗状态和用于将第二MOSFET源极上的电压施加给开放漏极驱动器的输出端的导通状态。当开放漏极驱动器处于高阻抗状态，向开放漏极驱动器的输出端施加一个过电压的情况下，第一MOSFET导通，直到第一MOSFET源极上的电压达到第一MOSFET的栅极电压与第一MOSFET阈值电压之间的电压差为止。在该阶段，第一MOSFET变成非导通状态，因此施加给第一MOSFET漏极的过电压在第一和第二MOSFET之间分压。

然而，Wei的开放漏极驱动器的一个问题是，使第一MOSFET的源极与第二MOSFET的漏极耦合的节点的电压会增加到超过第二MOSFET的允许可靠性电压极限的水平，并且在某些情况下，会超过第一MOSFET的允许可靠性电压极限。例如，当第一MOSFET由于向其漏极施加的过电压而处于非导通状态时，DC电流能够漏过第一MOSFET。如果通过第一MOSFET的电流泄漏速度大于通过第二MOSFET的电流泄漏速度，将第一MOSFET的源极与第二MOSFET的漏极耦合的节点上的电压会迅速到达第二MOSFET的击穿电压。此外，当AC电压信号叠加在开放漏极驱动器输出端的DC电压上时，或者当开放漏极驱动器的输出端受到突然的电压猛增时，并且开放漏极驱动器处于高阻抗状态，同时第一MOSFET处于导通状态，如果在AC电压信号的AC周期的一部分期间，出现在第一MOSFET源极上的组合AC和DC电压使得第一MOSFET的栅极-源电压小于第一MOSFET的阈值电压，那么在AC电压信号的AC周期的那一部分期间，第一MOSFET将工作处于非导通状态，而此时第一MOSFET的栅极-源电压仍然小于第一MOSFET的阈值电压。然而，因为AC信号和/或突然的电压猛增会通过第一MOSFET的漏-源寄生电容与将第二MOSFET的漏极与第一MOSFET的源极耦合的节点电容耦合，而此时第一MOSFET处于非导通状态，将第二MOSFET的漏极与第一MOSFET的源极耦合的节点电压会上升到超过第二MOSFET击穿电压的水平。这会导致第二MOSFET失效。

因此，需要有一种能够改善过电压保护的开放漏极驱动器。

本发明致力于提供一种能够改善过电压保护的开放漏极驱动器，另外本发明还致力于提供一种具有这种开放漏极驱动器的晶体管开关，同时本发明还致力于提供一种用于提供该能够改善过电压保护的开放漏极驱动器的方法。

发明内容

根据本发明，提供了一种开放漏极驱动器，包括：

第一晶体管，其具有一个源极，一个与驱动器的输出节点耦合的漏极，和一个与偏置电压节点耦合的栅极，该偏置电压节点接收一个偏置电压，用于使第一晶体管保持导通状态，同时使其栅极与源之间的电压差大于或等于第一晶体管的阈值电压，

第二晶体管，其具有一个通过耦合节点与第一晶体管的源极耦合的漏极，一个与用于接收开关电压的开关电压节点耦合的源极，和一个与控制节点耦合的栅极，该控制节点用于接收一个控制信号，使第二晶体管选择地并交替地处于非导通状态和导通状态，其中当第二晶体管处于非导通状态时，使得输出节点处于高阻抗状态，处于导通状态时，使得在第一晶体管处于导通状态时，将开关电压节点上的开关电压施加到输出节点，和

耦合元件，其将耦合节点与一个参考电压节点耦合，该参考电压节点用于接收一个参考电压，从而在第二晶体管处于非导通状态时，限制耦合节点上的电压，进而使施加给第二晶体管的漏-源电压处于第二晶体管的可靠性极限之内。

在本发明的一个实施例中，该耦合元件包括一个DC耦合元件，用于将耦合节点与参考电压节点DC耦合。优选地，该DC耦合元件包括一个二极管。

在本发明的一个实施例中，第一和第二晶体管是N型晶体管，并且该二极管与耦合节点耦合，用于当耦合节点上的电压超过参考电压节点上的参考电压达等于二极管的导通电压时，将电流从耦合节点传导到参考电压节点。

在本发明的另一个实施例中，第一和第二晶体管是P型晶体管，并且该二极管与该耦合节点耦合，用于当耦合节点上的电压低于参考电压节点上的参考电压达等于二极管的导通电压时，将电流从参考电压节点传导到耦合节点。

在本发明的另一个实施例中，二极管的导通电压范围是0.4伏-0.7伏。

在本发明进一步的实施例中，分别向偏置电压节点和参考电压节点施加偏置电压和参考电压，并且两个电压具有相似的极性，偏置电压和参考电压的电压值可以相同或不同。

在本发明的一个实施例中，当第一和第二晶体管是N型晶体管时，偏置电压和参考电压大于施加给开关电压节点的开关电压，当第一和第二晶体管是P型晶体管时，偏置电压和参考电压小于施加给开关电压节点的开关电压。

在本发明的一个实施例中，该耦合元件包括一个电容耦合元件，用于将耦合节点与参考电压节点电容耦合，并且该参考电压节点是一个低阻抗节点。

在本发明的另一个实施例中，该电容耦合元件包括一个耦合电容器，优选地，选择该耦合电容器的电容，使得耦合电容器的电容与第一和第二晶体管的寄生电容的总和足够地大于耦合节点和输出节点之间第一晶体管的寄生电容，从而给通过第一晶体管从输出节点电容耦合到耦合节点上的电压提供足够的衰减，以便当第二晶体管处于非导通状态时，将施加给第二晶体管的漏-源电压保持在第二晶体管的可靠性极限内，其中耦合节点通过第一和第二晶体管的寄生电容与低阻抗节点耦合。

优选地，当第一和第二晶体管的规格大致相同时，耦合电容器的电容至少是耦合节点与输出节点之间第一晶体管的寄生电容的1.5倍，并且有利地，当第一和第二晶体管的规格大致相同时，耦合电容器的电容至少是耦合节点与输出节点之间第一晶体管的寄生电容的2倍。

在本发明的另一个实施例中，该耦合元件包括一个DC耦合元件，其用于将耦合节点与参考电压节点DC耦合，和一个电容耦合元件，其与DC耦合元件并联，用于将耦合节点与参考电压节点电容耦合。

在本发明进一步的实施例中，耦合节点至少与一个低阻抗节点电容耦合，从而使将耦合节点与低阻抗节点耦合的电容的总和比耦合节点与输出节点之间第一晶体管的寄生电容足够地大，从而给通过第一晶体管从输出节点电容耦合到耦合节点上的电压提供足够的衰减，以便当第二晶体管处于非导通状态时，将施加给第二晶体管的漏-源电压保持在第二晶体管的可靠性极限内。

在本发明的一个实施例中，耦合节点通过一个电容耦合元件与至少一个低阻抗节点电容耦合。

在本发明的另一个实施例中，第二晶体管相对于第一晶体管确定规格，从而将耦合节点与至少一个的低阻抗节点电容耦合，并且该至少一个低阻抗节点是开关电压节点，并提供作为低阻抗节点。

在本发明的一个实施例中，第一和第二晶体管是场效应晶体管(FET)。

在本发明的一个实施例中，开放漏极驱动器在CMOS工艺中实现，并且优选地，第一和第二晶体管是MOSFET。

在本发明另一个实施例中，每个MOSFET包括一个反栅极(backgate)，并且优选地，该反栅极与MOSFET的漏极和源极之一电连接，并且有利地，每个MOSFET的反栅极与MOSFET的源极电连接。

本发明还提供了一种开关电路，包括：

主输入端，

主输出端，

晶体管开关，其位于主输入端和主输出端之间，用于选择地将主输出端与主输入端耦合，该晶体管开关包括一个源极，其与主输入端和主输出端的其中一个耦合，一个漏极，其与主输入端和主输出端的另一个耦合，和一个栅极，其与第一控制端耦合，该第一控制端用于接收第一控制电压，从而将晶体管开关保持在导通状态或非导通状态，和

开放漏极驱动器，其具有一个与晶体管开关的栅极耦合的输出节点，用于向晶体管开关的栅极选择地施加开关电压，从而使晶体管开关工作处于导通和非导通状态中的另一种状态，该开放漏极驱动器包括：

第一晶体管，其具有一个源极，一个与其输出节点耦合的漏极，和一个与偏置电压节点耦合的栅极，该偏置电压节点用于接收偏置电压，使第一晶体管保持在导通状态，同时使其栅极与源之间的电压差大于或等于第一晶体管的阈值电压，

第二晶体管，其具有一个通过耦合节点与第一晶体管的源极耦合的漏极，一个与用于接收开关电压的开关电压节点耦合的源极，和一个与控制节点耦合的栅极，该控制节点用于接收控制信号，使第二晶体管选择地并交替地处于非导通状态和导通状态，其中当第二晶体管处于非导通状态时，使得输出节点处于高阻抗状态，处于导通状态时，使得当第一晶体管处于导通状态从而使晶体管开关处于导通状态和非导通状态中的另一种状态时，将开关电压施加到开放漏极驱动器的输出节点，并进而施加到晶体管开关的栅极，和

耦合元件，其将耦合节点与一个参考电压节点耦合，该参考电压节点用于接收一个参考电压，从而在第二晶体管处于非导通状态时，限制耦合节点上的电压，进而使施加给第二晶体管的漏-源电压处于第二晶体管的可靠性极限之内。

在本发明的一个实施例中，当晶体管开关是N型开关时，第一和第二晶体管是N型晶体管，而当晶体管开关是P型开关时，第一和第二晶体管是P型晶体管。

在本发明的另一个实施例中，晶体管开关的栅极与其源极和漏极之一AC耦合，用于在与栅极AC耦合的源极和漏极之一具有AC信号时，使栅极与和栅极AC耦合的源极和漏极之一之间的电压差保持基本上恒定。

在本发明进一步的实施例中，晶体管开关由第一控制电压保持在导通状态，且晶体管开关由开关电压保持在非导通状态，并且当晶体管开关由第一控制电压保持在导通状态时，开放漏极驱动器向晶体管开关的栅极提供一个高阻抗。

此外，本发明提供了一种开关电路，包括：

主输入端，

主输出端，

开关电路，其位于主输入端和主输出端之间，用于选择地将主输出端与主输入端耦合，该开关电路包括彼此并联布置的一个N型晶体管开关和一个P型晶体管开关，其中一个晶体管开关的漏极与另一个晶体管开关的源极相互耦合，并且与主输入端和主输出端其中之一耦合，各自晶体管开关的另一个源极或漏极彼此耦合在一起，并与主输入端和主输出端的另一个耦合，N型晶体管开关的栅极与相应的第一控制端耦合，该第一控制端用于接收相应的第一控制电压，从而将N型晶体管开关保持在导通状态或非导通状态，并且P型晶体管开关的栅极与第二控制端耦合，该第二控制端用于接收第二控制电压，该第二控制端用于将P型晶体管开关保持在导通状态或非导通状态，与N型晶体管开关的状态相同，

第一开放漏极驱动器，其具有一个与N型晶体管开关的栅极耦合的相应输出节点，用于向N型晶体管开关施加第一开关电压，使N型晶体管开关工作处于导通和非导通状态中的另一种状态，该第一开放漏极驱动器包括一个相应的第一晶体管，一个相应的第二晶体管，和一个相应的耦合元件，其中该相应的第一晶体管具有一个源极，一个与第一开放漏极驱动器的相应输出节点耦合的漏极，和一个与第一偏置电压节点耦合的栅极，该第一偏置电压节点用于接收第一偏置电压，从而将第一晶体管保持在导通状态，同时使其栅极与源极之间的电压差大于或等于第一晶体管的阈值电压，该相应的第二晶体管具有一个通过耦合节点与相应第一晶体管的源极耦合的漏极，一个与用于接收第一开关电压的第一开关电压节点耦合的源极，和一个与相应控制节点耦合的栅极，该相应控制节点用于接收相应的控制信号，使第二晶体管选择地并交替地工作处于非导通状态和导通状态，其中第二晶体管处于非导通状态用于使相应的输出节点处于高阻抗状态，第二晶体管处于导通状态用于在相应的第一晶体管处于导通状态时，将第一开关电压与相应的输出节点耦合，该相应的耦合元件，用于将相应的耦合节点与第一参考电压节点耦合，该第一参考电压节点用于接收第一参考电压，从而当第二晶体管处于非导通状态时，限制相应耦合节点上的电压，进而使施加给第一开放漏极驱动器的第二晶体管的漏-源电压处于其第二晶体管的可靠性极限，和

第二开放漏极驱动器，其具有一个与P型晶体管开关的栅极耦合的相应输出节点，用于向P型晶体管开关施加第二开关电压，使P型晶体管开关工作处于导通和非导通状态中的另一种状态，与N型晶体管开关的状态相同，该第二开放漏极驱动器包括一个相应的第一晶体管，一个相应的第二晶体管，和一个相应的耦合元件，其中该相应的第一晶体管具有一个源极，一个与第二开放漏极驱动器的相应输出节点耦合的漏极，和一个与第二偏置电压节点耦合的栅极，该第二偏置电压节点用于接收第二偏置电压，从而将第一晶体管保持在导通状态，同时使其栅极与源极之间的电压差大于或等于第一晶体管的阈值电压，该相应的第二晶体管具有一个通过相应的耦合节点与相应第一晶体管的源极耦合的漏极，一个与用于接收第二开关电压的第二开关电压节点耦合的源极，和一个与相应控制节点耦合的栅极，该相应控制节点用于接收相应的控制信号，使第二晶体管选择地并交替地工作处于非导通状态和导通状态，其中第二晶体管处于非导通状态用于使相应的输出节点处于高阻抗状态，第二晶体管处于非导通状态用于在相应的第一晶体管处于导通状态时，将第二开关电压与相应的输出节点耦合，该相应的耦合元件，用于将相应的耦合节点与第二参考电压节点耦合，该第二参考电压节点用于接收第二参考电压，从而当相应的第二晶体管处于非导通状态时，限制相应耦合节点上的电压，进而使施加给第二开放漏极驱动器第二晶体管的漏-源电压处于其第二晶体管的可靠性极限之内。

在本发明的一个实施例中，第一和第二开放漏极驱动器中至少一个的耦合元件包括一个DC耦合元件，用于将相应的耦合节点与第一和第二参考电压节点中相应的一个DC耦合，优选地，第一和第二开放漏极驱动器的每一个的耦合元件都包括一个DC耦合元件，用于将相应的耦合节点与第一和第二参考电压节点中相应的一个DC耦合。

在本发明的另一个实施例中，第一和第二开放漏极驱动器中至少一个的耦合元件包括一个电容耦合元件，用于将相应的耦合节点与第一和第二参考电压节点中相应的一个电容耦合，并且，该相应的一个第一或第二参考电压节点是低阻抗节点，优选地，第一和第二开放漏极驱动器的每一个的耦合元件都包括一个电容耦合元件，用于将相应的耦合节点与第一和第二参考电压节点中相应的一个电容耦合，并且该相应的一个第一或第二参考电压节点是低阻抗节点。

在本发明进一步的实施例中，第一和第二开放漏极驱动器中至少一个的耦合元件包括一个DC耦合元件，其用于将相应的耦合节点与相应的其中一个第一或第二参考电压节点DC耦合，和一个与该DC耦合元件并联的电容耦合元件，用于将相应的耦合节点与相应的其中一个第一或第二参考电压节点电容耦合，并且优选地，第一和第二开放漏极驱动器的每一个的耦合元件都包括一个DC耦合元件，其用于将相应的耦合节点与相应的其中一个第一或第二参考电压节点DC耦合，和一个与该DC耦合元件并联的电容耦合元件，用于将相应的耦合节点与相应的其中一个第一或第二参考电压节点电容耦合。

在本发明的另一个实施例中，第一和第二开放漏极驱动器中至少一个的耦合节点能够与该开放漏极驱动器的至少一个低阻抗节点电容耦合，从而使将耦合节点与该开放漏极驱动器低阻抗节点耦合的电容的总和比该开放漏极驱动器耦合节点与输出节点之间第一晶体管的寄生电容足够地大，从而给通过第一晶体管从开放漏极驱动器的输出节点电容耦合到耦合节点上的电压提供足够的衰减，以便当相应的第二晶体管处于非导通状态时，将施加给该开放漏极驱动器的相应第二晶体管的漏-源电压保持在该相应第二晶体管的可靠性极限内。

在本发明的一个实施例中，第一和第二开放漏极驱动器中至少一个的耦合节点通过一个电容耦合元件与该开放漏极驱动器的至少一个低阻抗节点电容耦合，其中该电容耦合元件优选地包括一个电容器。

在本发明的另一个实施例中，第一和第二开放漏极驱动器中至少一个的第二晶体管相对于第一晶体管确定规格，从而将耦合节点与该开放漏极驱动器的至少一个低阻抗节点电容耦合，并且该至少一个低阻抗节点是该开放漏极驱动器的开关电压节点，并提供作为低阻抗节点。

进一步的发明提供了一种开放漏极驱动器，包括：

第一晶体管，其具有一个源极，一个与驱动器的输出节点耦合的漏极，和一个与偏置电压节点耦合的栅极，该偏置电压节点用于接收一个偏置电压，使第一晶体管保持导通状态，同时使其栅极与源极之间的电压差大于或等于第一晶体管的阈值电压，

第二晶体管，其具有一个通过耦合节点与第一晶体管的源极耦合的漏极，一个与用于接收开关电压的开关电压节点耦合的源极，和一个与控制节点耦合的栅极，该控制节点用于接收控制信号，使第二晶体管选择地并交替地处于非导通状态和导通状态，其中当第二晶体管处于非导通状态时，使得输出节点处于高阻抗状态，处于导通状态时，使得在第一晶体管处于导通状态时，将开关电压节点上的开关电压施加到输出节点，

其中该耦合节点与至少一个低阻抗节点电容耦合，从而使将耦合节点与低阻抗节点耦合的电容的总和比耦合节点与输出节点之间第一晶体管的寄生电容足够地大，从而给通过第一晶体管从输出节点电容耦合到耦合节点上的电压提供足够的衰减，以便当第二晶体管处于非导通状态时，将施加给第二晶体管的漏-源电压保持在第二晶体管的可靠性极限内。

在本发明的一个实施例中，该耦合节点通过一个电容耦合元件与至少一个低阻抗节点电容耦合，其中该电容耦合元件优选地包括一个电容器。

在本发明的另一个实施例中，该低阻抗节点是参考电压节点和开关电压节点之一。

在本发明进一步的实施例中，该第二晶体管相对于第一晶体管确定规格，从而将耦合节点与至少一个低阻抗节点电容耦合，并且该至少一个低阻抗节点是开关电压节点，并提供作为低阻抗节点。

本发明进一步提供了一种方法，用于提供一个具有过电压击穿保护的开放漏极驱动器，该方法包括如下步骤：

提供第一晶体管，其具有一个源极，一个与驱动器的输出节点耦合的漏极，和一个与偏置电压节点耦合的栅极，该偏置电压节点用于接收一个偏置电压，使第一晶体管保持导通状态，同时使其栅极与源极之间的电压差大于或等于第一晶体管的阈值电压，

提供第二晶体管，其具有一个通过耦合节点与第一晶体管的源极耦合的漏极，一个与用于接收开关电压的开关电压节点耦合的源极，和一个栅极，其用于接收一个控制信号，使第二晶体管选择地并交替地处于非导通状态和导通状态，其中当第二晶体管处于非导通状态时，使得输出节点处于高阻抗状态，处于导通状态时，使得在第一晶体管处于导通状态时，将开关电压节点上的开关电压施加到输出节点，和

通过耦合元件将耦合节点与参考电压节点耦合，其中向该参考电压节点施加一个参考电压，用于当第二晶体管处于非导通状态时，限制耦合节点上的电压，从而使施加给第二晶体管的漏-源电压处于第二晶体管的可靠性极限内。

在本发明的一个实施例中，耦合节点通过一个DC耦合元件与参考电压节点DC耦合，并且优选地，该DC耦合元件包括一个二极管。

在本发明的另一个实施例中，耦合节点通过一个电容耦合元件与参考电压节点电容耦合，并且该参考电压节点是一个低阻抗节点。

在本发明进一步的实施例中，耦合节点通过一个DC耦合元件和一个与DC耦合元件并联的电容耦合元件与参考电压节点耦合。

本发明进一步提供了一种方法，用于提供一个具有过电压击穿保护的开放漏极驱动器，该方法包括如下步骤：

提供第一晶体管，其具有一个源极，一个与驱动器的输出节点耦合的漏极，和一个与偏置电压节点耦合的栅极，该偏置电压节点用于接收一个偏置电压，使第一晶体管保持导通状态，同时使其栅极与源极之间的电压差大于或等于第一晶体管的阈值电压，

提供第二晶体管，其具有一个通过耦合节点与第一晶体管的源极耦合的漏极，一个与用于接收开关电压的开关电压节点耦合的源极，和一个栅极，其用于接收一个控制信号，使第二晶体管选择地并交替地处于非导通状态和导通状态，其中当第二晶体管处于非导通状态时，使得输出节点处于高阻抗状态，处于导通状态时，使得在第一晶体管处于导通状态时，将开关电压节点上的开关电压施加到输出节点，

其中该耦合节点至少与一个低阻抗节点电容耦合，从而使将耦合节点与低阻抗节点耦合的电容的总和比耦合节点与输出节点之间第一晶体管的寄生电容足够地大，从而给通过第一晶体管从输出节点电容耦合到耦合节点上的电压提供足够的衰减，以便当第二晶体管处于非导通状态时，将施加给第二晶体管的漏-源电压保持在第二晶体管的可靠性极限内。

在本发明的一个实施例中，该耦合节点通过一个电容耦合元件与至少一个低阻抗节点电容耦合，并且另外地或者选择地，第二晶体管相对于第一晶体管确定规格，从而将该耦合节点与至少一个低阻抗节点电容耦合，并且该至少一个低阻抗节点是开关电压节点，并提供作为一个低阻抗节点。

本发明的优点

根据本发明的开放漏极驱动器有许多优点。根据本发明的开放漏极驱动器可靠而坚固，适合于在低额定电源电压的CMOS环境中实现，并特别适用于向晶体管开关的栅极提供一个逻辑高或逻辑低状态，其中该晶体管开关的栅极被无源保持在逻辑高或逻辑低状态的另一种状态下。因为根据本发明的开放漏极驱动器具有改善的过电压保护，所以它特别适合于向被无源保持在逻辑高或逻辑低状态下的晶体管开关的栅极施加逻辑低或逻辑高状态中的另一种状态，其中这种晶体管开关切换高频AC模拟输入信号，特别地，切换频率范围在27MHz-81MHz的模拟视频信号，并且其中该AC信号与该晶体管的栅极电容耦合，以除去晶体管开关的导通电阻的可变性，从而降低被该晶体管开关所切换的信号的失真。

首先，由于如下的事实，即根据本发明的开放漏极驱动器包括第一和第二晶体管，施加给本开放漏极驱动器输出端的任何过电压都被在第一和第二晶体管上分压，从而使该开放漏极驱动器对施加给其输出节点的过电压的易损性最小化。其次，提供了将耦合节点与参考电压节点耦合的耦合元件，用于限制该耦合节点上的电压，进一步增强了该开放漏极驱动器的过电压保护，因为通过限制耦合节点上的电压，第二晶体管受到的电压同样受到了限制，并且可以将其限制在一个不超过第二晶体管允许可靠性极限的电压下。因此，当第一和第二晶体管处于非导通状态时，避免了由于DC电路通过第一晶体管泄漏，或者AC电流通过第一晶体管被电容耦合，而导致的耦合节点上的电压升高或降低的危险，其中该电压的升高还是降低取决于第一和第二晶体管是N型还是P型晶体管。

在耦合元件具有由例如二极管构成的DC耦合元件的情况中，耦合节点的DC电压保持在不超过或低出施加到参考电压节点上的参考电压达二极管导通电压的电压下，其中超过还是低出取决于第一和第二晶体管是N型还是P型晶体管。通过将耦合节点与参考电压节点或任何其它的低阻抗节点电容耦合，由于通过第一晶体管的寄生电容使耦合节点与输出节点电容耦合导致的耦合节点升高或降低的电压，被耦合电容器的衰减效应加以限制，其中耦合节点上的电压是升高还是降低取决于电路的类型。从输出节点电容耦合到耦合节点上的电压的衰减是如下两个数值的比值的函数，也就是，将耦合节点与输出节点耦合的第一晶体管的寄生电容，和耦合电容器的电容加上将耦合节点与低阻抗节点耦合的第一和第二晶体管的寄生电容的总和。因此，通过合适地选择耦合电容器的电容数值，能够限制耦合节点上的电压，从而避免从输出节点电容耦合到耦合节点上的电压升高或降低到导致第二晶体管失效的电压，其中该电压的升高还是降低取决于第一和第二晶体管是N型还是P型晶体管。

将耦合节点与参考电压节点或任何其它低阻抗节点电容耦合提供了如下的优点，即本开放漏极驱动器特别适用于高频AC模拟信号环境。因此，将耦合节点与参考电压节点或任何其它低阻抗节点电容耦合以限制与该耦合节点电容耦合的电压，提供了如下的优点，即根据本发明的开放漏极驱动器特别适合于低电压环境，并特别适合于额定电源电压为3.3伏的低压CMOS环境，例如在0.18微米CMOS工艺中实现的CMOS电路，以及具有更低额定电源电压的CMOS电路，例如额定电源电压低至1伏的CMOS电路。

此外，当本开放漏极驱动器与无源工作的晶体管开关，特别是无源工作的MOSFET开关一起使用时，本开放漏极驱动器具有附加的优点，即当开关被无源地保持在开放状态时，开放漏极驱动器向MOSFET开关的栅极呈现一个高阻抗，因此开放漏极驱动器对由MOSFET开关切换的信号具有很小的影响或者没有影响。特别地，当由MOSFET开关切换的信号是高频模拟AC信号时，例如频率范围在27MHz-81MHz的模拟视频信号，该信号可以被无失真地加以切换，从而MOSFET开关的输出信号与输入信号对应而没有失真。此外，由于如下的事实，即由于提供了将耦合节点与参考电压节点耦合的耦合元件，使开放漏极驱动器第一和第二晶体管之间耦合节点上的电压可以升高的数值受到限制，并且当该耦合元件是将耦合节点与任何低阻抗节点耦合的电容耦合元件时，本开放漏极驱动器与先前已知的开放漏极驱动器相比，对由被MOSFET切换的AC信号导致的过电压具有明显提高的保护作用。

通过耦合电容器或通过第二晶体管的寄生电容将耦合节点与低阻抗节点电容耦合，其中第二晶体管相对于第一晶体管适当地确定规格，本开放漏极驱动器能够对施加到开放漏极驱动器输出节点的AC信号和突然的DC电压升高提供以足够的过电压保护。

根据本发明提供的结合了本开放漏极驱动器的开关电路特别适合于切换模拟AC信号，因为本开放漏极驱动器具有改善的过电压保护。

本发明的这些及其它的优点通过下面参考附图的本发明一些优选实施例的说明将变得显而易见，这些优选实施例只是作为例子给出的。

附图说明

图1是根据本发明的开关电路的电路图，

图2是根据本发明另一个实施例的开关电路的电路图，

图3是图2中开关电路的电容等价电路，

图4是根据本发明另一个实施例的开关电路的电路图，

图5是根据本发明进一步实施例的开关电路的电路图，

图6是根据本发明更进一步的实施例的开关电路的电路图，

图7是根据本发明进一步实施例的开关电路的电路图，和

图8是根据本发明再进一步的实施例的开关电路的电路图。

具体实施方式

参考附图及首先参考图1，示出了根据本发明的开关电路，其用指代数字1总体地表示，用于选择地切换输入信号V_in。在该实例中，开关电路1作为一个低电压CMOS集成电路实现，并且特别适合于切换高频模拟AC输入信号V_in，例如频率范围在27MHz-81MHz的模拟视频信号，尽管无需说明，开关电路1适合于切换任何类型的信号，包括AC和DC信号。

开关电路1包括施加输入信号V_in的主输入端3，和主输出端4，输入信号V_in经过主输出端被切换并显示为V_out。在主输入端3和主输出端4之间布置一个N沟道MOSFET开关MN1作为晶体管开关，选择地将输入信号V_in切换到主输出端4。为了在输入信号V_in的AC电压在峰值间变化时，使MOSFET开关MN1的导通电阻基本上保持恒定，通过一个电容器C1将MOSFET开关MN1的栅极与其漏极AC耦合，使MOSFET开关MN1的栅极和漏极之间的电压差保持恒定。这种开关电路1的方法在前面已经讨论过的美国公开专利申请说明书No.2004/0196089中有描述。

MOSFET开关MN1的栅极通过第一上拉电阻器(pull-upresistor)R1与第一控制电压终端5耦合，其中向该第一控制电压终端施加一个第一控制电压，用于将MOSFET开关MN1无源地保持在导通状态。在本发明的这个实施例中，第一控制电压是电源电压V_DD。

由指代数字7总体地表示的也是根据本发明的开放漏极驱动器，其输出节点8与MOSFET开关MN1的栅极耦合，可选择地工作将MOSFET开关MN1的栅极拉引到开关电压，该开关电压在本实施例中是用于使MOSFET开关MN1工作处于非导通状态的负或接地电源电压V_SS，进而使开关电路1的主输出端4与主输入端3隔离。

开放漏极驱动器7包括第一晶体管，也就是，第一N沟道MOSFET开关MN2，和第二晶体管，也就是，第二N沟道MOSFET开关MN3，当第一和第二MOSFET MN2和MN3处于非导通状态时，施加到开放漏极驱动器7的输出节点8上的过电压在这两个晶体管上被分压，这将在下文说明。MOSFET MN2和MN3的规格相似，允许有制造容差，第一和第二MOSFET MN2和MN3的寄生电容基本上相同，同样它们各自的导通电阻和各自的截止电阻(off-resistance)也基本上相同。第一MOSFET MN2的漏极与开放漏极驱动器7的输出节点8耦合，第一MOSFET MN2的源极通过一个耦合节点9与第二MOSFET MN3的漏极耦合。第二MOSFET MN3的源极与一个开关电压节点10耦合，其中向该开关电压节点施加开关电压，也就是，电源电压接地V_SS。

第一MOSFET MN2的栅极通过一个第二上拉电阻器R2与偏置电压节点11耦合，并且向偏置电压节点11施加一个偏置电压，其在本发明的实施例中是电源电压V_DD，用于持续地将第一MOSFET MN2保持在导通状态，直到第一晶体管MN2的栅极与源极之间的电压差大于其阈值电压为止。上拉电阻器R2还为第一MOSFET MN2提供静电放电保护。

第二MOSFET MN3的栅极与一个控制节点12耦合，该控制节点用于接收控制信号，从而选择地并交替地使第二MOSFET MN3工作处于导通状态和非导通状态。当第二MOSFET MN3处于导通状态时，MOSFET开关MN1的栅极上的电压在第一MOSFET MN2处于导通状态时被拉引到接地电源电压V_SS，进而使MOSFET开关MN1工作处于非导通状态，从而使主输出端4与主输入端3隔离。当第二MOSFET MN3处于非导通状态时，开放漏极驱动器7向MOSFET开关MN1的栅极呈现一个高阻抗，从而MOSFET开关MN1的栅极被无源地拉引到电源电压V_DD，进而使MOSFET开关MN1工作处于导通状态。通过给MOSFET开关MN1的栅极提供一个高阻抗，当第二MOSFET MN3处于非导通状态时，开放漏极驱动器7对由MOSFET开关MN1切换的输入信号V_in具有极小的影响或者没有影响。

当MOSFET开关MN1处于导通状态，而第二MOSFET MN3处于非导通状态时，耦合节点9上的电压随MOSFET开关MN1的栅极上的电压变化，直到耦合节点9上的电压达到第一MOSFET MN2的栅极电压V_DD减去第一MOSFET MN2的阈值电压V_T之差为止，在该阶段，第一MOSFET MN2变为非导通状态。这样，在第一MOSFET MN2停止导通之前，第二MOSFET MN3受到的最大漏-源电压是电源电压V_DD减去第一MOSFET MN2的阈值电压V_T之差。之后，MOSFET开关MN1的栅极电压的任何进一步增加在跨第一MOSFET MN2的两端发展，除非DC电流通过第一MOSFET MN2的漏-源截止电阻泄漏到耦合节点9。因此，这样，当开放漏极驱动器7处于高阻抗状态时，在开放漏极驱动器7的输出节点8上出现的任何过电压都将在第一和第二MOSFET MN2和MN3上分压，并且耦合节点9上的电压将保持为电源电压V_DD与第一MOSFET MN2的阈值电压V_T之间的差值，但要受到DC电流泄漏通过第一MOSFETMN2的漏-源截止电阻，并且输出节点8上的电压通过第一MOSFETMN2的寄生电容与耦合节点9电容耦合。然而，实际上，当第一MOSFET MN2处于非导通状态时，通过第一MOSFET MN2的漏-源截止电阻泄漏的DC电流和通过第一MOSFET MN2的漏-源寄生电容实现的电容耦合，会导致耦合节点9的电压升高超过电源电压V_DD与第一MOSFET MN2的阈值电压V_T之差。特别是当通过第二MOSFETMN3的漏-源截止电阻泄漏到开关电压节点10的DC电流小于通过第一MOSFET MN2的漏-源截止电阻泄漏的DC电流时，以及当输出节点8经历过高的AC电压或DC电压突然升高时，更是如此，其中过高的AC电压或突然升高的DC电压通过第一MOSFET MN2的漏-源寄生电容与耦合节点9电容耦合。

为了限制当第一MOSFET MN2处于非导通状态时耦合节点9上的DC电压能够增高的数值，提供了一个耦合元件，用于将耦合节点9与低阻抗参考电压节点14耦合，其中该耦合元件在本发明的这一实施例中由二极管D1提供。向参考电压节点14提供一个参考电压，其在本发明的这一实施例中是电源电压V_DD，从而当耦合节点9上的电压达到电源电压V_DD加上跨二极管D1的电压降(其典型地是0.48伏)之和时，耦合节点9的电压被钳制在电源电压V_DD加0.48伏。这样，当第一和第二MOSFET MN2和MN3处于非导通状态时，耦合节点9的电压开始由于DC电流从输出节点8泄漏而增加，其中输出节点8并未通过第二MOSFET MN3导通到开关电压节点10，耦合二极管D1将耦合节点9的电压钳制在电源电压V_DD加0.48伏的数值，借此防止第二MOSFET MN3失效。此外，由于输入信号V_in的AC分量通过第一MOSFET MN2的漏-源寄生电容被电容耦合，或者由于通过第一MOSFET MN2的漏-源寄生电容被电容耦合的输出节点8的突然电压增高，耦合节点9的电压达到电源电压V_DD加0.48伏的数值，耦合二极管D1同样地将耦合节点9的电压钳制在电源电压V_DD加0.48伏的数值，从而避免对第二MOSFET MN3造成损伤。

另外，因为二极管D1只有在第一MOSFET MN2处于非导通状态时才导通，所以由二极管D1拉出的电流非常小，其最大值等于通过第一MOSFET MN2泄漏的电流。因此，无论开放漏极驱动器7处于高阻抗状态还是处于导通状态，开放漏极驱动器7对由MOSFET开关MN1切换的信号都具有非常小的影响或者没有影响。

在使用时，当期望使MOSFET开关MN1工作处于非导通状态以便使主输出端4与主输入端3隔离时，向控制节点12输入逻辑高状态的逻辑控制信号，借此使第二MOSFET MN3工作处于导通状态，并且将MOSFET开关MN1的栅极下拉到开关电压节点10上的接地电源电压V_SS，其反过来使MOSFET开关MN1工作处于非导通状态。只要逻辑控制信号保持处于逻辑高状态，MOSFET开关MN1保持处于非导通状态。一旦逻辑控制信号返回到逻辑低状态，第二MOSFETMN3变为非导通状态，MOSFET开关MN1的栅极被无源地拉引到电源电压V_DD，使MOSFET开关MN1工作处于导通状态，将输入信号V_in从主输入端3切换到主输出端4。

为了避免第一和第二MOSFET MN2和MN3被过电压击穿的第一和第二MOSFET MN2和MN3的临界电压是下述电压，即跨漏极和源极的电压，也就是，第一和第二MOSFET MN2和MN3每一个的漏-源电压V_ds，跨栅极和源极的电压，也就是，第一和第二MOSFETMN2和MN3每一个的栅极-源电压V_gs，和跨反栅极和源极的电压，也就是，第一和第二MOSFET MN2和MN3每一个的反栅极-源极电压V_bs。为了避免第一和第二MOSFET MN2和MN3被过电击穿，重要的是，这些电压不要超过预定的允许可靠性极限。一般地，在CMOS电路中，允许可靠性极限比电路的额定电源电压V_DD高10％。因此，在额定电源电压V_DD是5伏的CMOS电路中，第一和第二MOSFETMN2和MN3的漏-源电压V_ds、栅极-源电压V_gs和反栅极-源极电压V_bs不应超过5.5伏。在额定电源电压V_DD为5伏的CMOS电路中，第一和第二MOSFET MN2和MN3的阈值电压V_T为大约0.8伏。

因此，在如下的在CMOS工艺中实现的开关电路1和开放漏极驱动器7的实际例子中，即CMOS工艺的额定电源电压V_DD为5伏，并且CMOSFET开关MN1切换在+2.5伏和-2.5伏的峰值之间变换的大小为5伏的高频AC模拟信号，该开放漏极驱动器7的输出节点8上可以出现的最大电压为7.5伏。当开放漏极驱动器7工作处于高阻抗状态，第二MOSFET MN3处于非导通状态时，随着输出节点8电压的增高，第一MOSFET MN2将电流传导到耦合节点9，直到耦合节点9上的电压等于第一MOSFET MN2的栅极上大小为5伏的电源电压V_DD减去其0.8伏的阈值电压V_T的数值，即4.2伏为止，在该阶段，第一MOSFET MN2变成非导通状态。因此，在此阶段，第二MOSFET MN3的漏-源电压V_ds为4.2伏，开放漏极驱动器7的输出节点8的电压的任何进一步的增加都跨第一MOSFET MN2的两端发展。此外，当输出节点8的电压升高超过4.2伏至7.5伏时，通过第一MOSFET MN2泄漏的电流导致耦合节点9的电压上升到5.48伏，则耦合节点9上的电压被二极管D1钳制在5.48伏。而且，将输出节点8与耦合节点9耦合的第一MOSFET MN2的漏-源寄生电容导致耦合节点9的电压升高到5.48伏，则耦合节点9的电压类似地被二极管D1钳制在5.48伏。因此，第二MOSFET MN3的漏-源电压V_ds和漏-栅极电压V_dg能够上升到的最大值是5.48伏，这处于额定电源电压5伏加10％的允许可靠性极限内。当开放漏极驱动器7的输出节点8上的最大电压为7.5伏时，第一MOSFET MN2受到的最大漏-源电压V_ds为3.3伏，第一MOSFET MN2受到的最大栅极-源电压为0.8伏，它们都处于第一MOSFET MN2的允许可靠性极限内。

在开关电路1的另一个实例中，当开关电路1和开放漏极驱动器7在额定电源电压V_DD为5伏的CMOS工艺中实现时，施加给输入端3的输入电压V_in的DC电压分量能够突然地从0伏改变到4伏。因此，如果在输入电压V_in中没有任何AC分量，那么输入电压的这种4伏的变化将导致输出节点8的电压瞬时从5伏跳跃到9伏。然后，输出节点8的电压缓慢地回降到5伏，时间常数取决于电容器C1的电容和第一上拉电阻器R1的电阻。正如在上一实例中已经说明的那样，输出节点8的电压一旦升高到9伏，耦合节点9的电压便被二极管D1钳制在4.2伏，并且第一MOSFET MN2将变为非导通状态。这样，在此实例中，可能在输出节点8上出现的9伏的电压在第一和第二晶体管MN2和MN3之间分压，跨第二晶体管MN3的电压为4.2伏，而跨第一晶体管MN2的电压为4.8伏。此外，在此实例中，在第一MOSFET MN2变为非导通状态之后，通过第一MOSFET MN2的漏-源寄生电容将耦合节点9与输出节点8电容耦合，导致耦合节点9的电压升高超过4.2伏，或者通过第一MOSFET MN2泄漏的DC电流的泄漏速度大于通过第二MOSFET MN3泄漏的DC电流泄漏的速度，则一旦耦合节点9上的电压达到5.48伏，便被二极管D1钳制住。

为了避免第一和第二MOSFET MN2和MN3的反栅极-源电压V_bs超过额定电源电压V_DD加10％的允许可靠性极限，第一和第二MOSFET MN2和MN3的反栅极与其各自的源极相连，借此将各个第一和第二MOSFET MN2和MN3的反栅极-源电压V_bs保持在0伏。

现在参考图2，其示出了也是根据本发明的开关电路，由指代数字20总体地表示，用于切换高频AC模拟输入信号V_in。开关电路20与开关电路1基本上相似，并且相似的部件用相同的指代数字识别。开关电路20适合于在CMOS工艺中实现，并且特别适合于切换高频AC模拟输入信号，特别是，频率范围在27MHz-81MHz的模拟视频信号。开关电路20包括一个根据本发明另一个实施例的开放漏极驱动器21，其与图1的开放漏极驱动器基本上相同。开放漏极驱动器21与开放漏极驱动器7的主要区别在于，将耦合节点9与参考电压节点14耦合的耦合元件由电容耦合元件提供，其包括一个N阱(N-well)耦合电容器C2，用于将耦合节点9与参考电压节点14电容耦合，该参考电压节点14在本发明的这一实施例中也是低阻抗节点。施加给参考电压节点14的参考电压是正电源电压V_DD，其由一个低阻抗电源提供。

当第一和第二MOSFET MN2和MN3处于非导通状态时，耦合电容器C2将通过第一MOSFET MN2的漏-源寄生电容从输出节点8电容耦合到耦合节点9的任何电压衰减。这样，通过合适地选择耦合电容器C2的电容值，当开放漏极驱动器7处于高阻抗状态，且第一MOSFET MN2处于非导通状态时，耦合电容器C2防止由于通过第一MOSFET MN2的漏-源寄生电容从输出节点8电容耦合到耦合节点9的电压而导致的耦合节点9上的电压升高超过第二MOSFET MN3的允许可靠性极限。

应当选择耦合电容器C2的电容使第一MOSFET MN2的漏-源寄生电容与如下电容总和的比值足够小，该电容总和是耦合电容器C2的电容加上将耦合节点9与低阻抗节点耦合的第一和第二MOSFETMN2和MN3的寄生电容的总和，从而当输出节点8的预期最大电压通过第一MOSFET MN2的漏-源寄生电容与耦合节点9电容耦合时，给输出节点8的预期最大电压提供合适水平的衰减。因为耦合节点9通过第二MOSFET MN3的寄生电容与开关电压节点10和控制节点12电容耦合，并且通过第一MOSFET MN2的寄生电容与偏置电压节点11和输出节点8电容耦合，所以第一MOSFET MN2的漏-源寄生电容与如下电容的总和的比值应当足够小，其中该电容总和是耦合电容器C2的电容加上第二MOSFET MN3的漏-源和栅极-漏寄生电容以及第一MOSFET MN2的漏-源和栅极-源寄生电容的总和，以便给电容耦合于耦合节点9的电压提供合适水平的衰减。

这样，由于耦合电容器C2对通过第一MOSFET MN2的漏-源寄生电容从输出节点8电容耦合的电压的衰减效应，耦合节点9的电压大致由如下的等式1给出：

$>>>V>9>>=>>V>>9>dc>>>+>>V>>8>ac>>>[>>>C>>dsMN>2>>>>C>2>+>>C>>MN>2>>>+>>C>>MN>3>>>\; >]>->->->>(>1>)>>>s>$

其中：

V₉是耦合节点9的DC和AC电压的总和，

V_9dc是耦合节点9的DC电压，

V_8ac是输出节点8的AC电压，

C_dsMN2是第一MOSFET MN2的漏-源寄生电容，

C2是耦合电容器C2的电容，

C_MN2是将耦合节点9与低阻抗节点，也就是，输出节点8和偏置电压节点11，耦合的第一MOSFET MN2的寄生电容的总和，以及

C_MN3是将耦合节点9与低阻抗节点，也就是，开关电压节点10和控制节点12，耦合的第二MOSFET MN3的寄生电容的总和。

其中第一MOSFET MN2的寄生电容和第二MOSFET MN3的寄生电容相似，一般地，通过给耦合电容器C2提供一个大约是第一MOSFET MN2的漏-源寄生电容两倍的电容值，便可获得足够水平的衰减。

在额定电源电压为5伏的典型CMOS电路中，其中实现根据本发明这一实施例的开放漏极驱动器21，第一和第二MOSFET MN2和MN3的漏-源寄生电容都大约为20fF。这样，通过选择耦合电容器C2使其具有40fF量级的电容，便可使从输出节点8电容耦合到耦合节点9的电压获得足够水平的衰减。此外，选择耦合电容器C2的电容，使其足够地小于电容器C1的电容，以便当开放漏极驱动器21处于高阻抗状态，且第一MOSFET MN2处于导通状态时，使施加给主输入端3的输入信号V_in的衰减最小化。典型地，耦合电容器C1的电容量级为40pF，这样，具有40fF的电容的耦合电容器C2的电容足够地小于电容器C1的电容。

因此，当开关电路20的开放漏极驱动器21工作使得第一和第二MOSFET MN2和MN3处于非导通状态时，通过第一MOSFET MN2的漏-源寄生电容与耦合节点9电容耦合的MOSFET开关MN1的栅极电压，进而通过将耦合节点9与参考电压节点14电容耦合的AC耦合电容器C2加以衰减，借此防止耦合节点9的电压超过第二MOSFETMN3的允许可靠性极限。因为耦合电容器C2的电容比电容器C1的电容足够小，所以当开放漏极驱动器21处于高阻抗状态时，无论第一MOSFET MN2处于导通状态还是处于非导通状态，耦合电容器C2对主输入端3上的输入信号V_in的任何衰减效应非常小。因此，当开放漏极驱动器21处于高阻抗状态时，开放漏极驱动器21对被MOSFET开关MN1切换的输入信号的影响非常小或者没有影响。

现在参考图3，它示出了代表开关电路20的开放漏极驱动器21的简化电容等价电路，显示了当第一和第二MOSFET MN2和MN3都处于非导通状态时，第一和第二MOSFET MN2和MN3的寄生电容。可以看出，没有路径可以使DC电流从第一MOSFET MN2的源极或第二MOSFET MN3的漏极流出。因此，耦合节点9上的DC电压，等于第一MOSFET MN2从导通状态变为非导通状态时的电压值加上导致DC电流泄漏通过第一MOSFET MN2的漏-源截止电阻的任何电压增加，其中第一MOSFET MN2并没有通过第二MOSFET MN3的漏-源截止电阻导通到开关电压节点10。输入信号V_in的AC电流从电容器C1流入到第一MOSFET MN2，并且当第一MOSFET MN2处于非导通状态时，根据AC输入信号V_in的频率，AC电流将在三个通过第一MOSFET 2的路径间进行分配，也就是包括栅极-源电容和栅极-漏寄生电容(即C_gs和C_gd)的路径，包括漏-源寄生电容C_ds的路径和包括第一MOSFET MN2漏-源截止电阻R_ds的路径。AC电流流过第一MOSFET MN2的路径还取决于这些路径的每一条向AC输入信号V_in的AC电流呈现的阻抗。如果耦合电容器C2的电容足够大，并且优选地，是将耦合节点9与输出节点8电容耦合的第一MOSFETMN2的寄生电容的两倍，那么耦合电容器C2与将耦合节点9与低阻抗节点10、11和12以及输出节点8耦合的寄生电容一起，为将耦合节点9与输出节点8耦合的第一MOSFET MN2的寄生电容提供一个电容分压器，其足以为给从输出节点8电容耦合的耦合节点9的任何典型预期AC电压或其它的电压提供足够的衰减。如果电容器C1和第一上拉电阻器R1被合适地确定规格，从而给输入信号提供一个高通滤波器，从而使低频输入信号不会通过电容器C1耦合到第一MOSFET MN2的漏极中，则可以忽略可能与开关电路20的主输入端3耦合的低频输入信号。

开关电路20特别适合于低压CMOS电路，例如，额定电源电压V_DD为1.8伏的CMOS电路，其中过电压问题主要来自于AC电压信号或输出节点8电压的突然升高。在这种低压CMOS电路中，参考图1说明的开关电路1的开放漏极驱动器7并不特别合适，因为，一般地，不可能提供一个导通电压低于大约0.44伏的二极管。因此，如果在额定电源电压V_DD为1.8伏的CMOS电流中实现开放漏极驱动器7，并且如果施加给参考电压节点14的电压是1.8伏的电源电压V_DD，那么耦合节点9的电压将不会被钳制，直到它到达2.24伏，这大于V_DD加10％的允许可靠性极限。因此，除非参考电压节点14被保持在第一电源电压V_DD的电压下，即大约1.98伏的电压下，否则跨第二MOSFET MN3的漏-源电压将超过额定工作电压为1.8伏的CMOS电路中的允许可靠性极限。

现在参考图4，它示出根据本发明另一个实施例的开关电路，由指代数字30总体地表示，它也适合于切换高频AC模拟输入信号。开关电路30与开关电路1基本上相似，并且相似的部件用相同的指代数字表示。开关电路30包括一个根据本发明另一个实施例的开放漏极驱动器31，其与图1的开放漏极驱动器7基本上相似。开放漏极驱动器31与开放漏极驱动器7之间的主要差别在于，用于将耦合节点8与参考电压节点14耦合以限制耦合节点9的电压的耦合元件同时包括DC耦合元件和电容耦合元件。DC耦合元件由一个二极管D1提供，其与图1开放电路1中开放漏极驱动器的二极管D1相似，电容耦合元件由耦合电容器C2提供，其由N阱电容器提供，与图2开放电路20中开放漏极驱动器21的耦合电容器C2相似。参考节点14是一个低阻抗节点，向其施加一个正电源电压V_DD。

其它方面，开关电路30与开关电路1相似。

开关电路30与开关电路1和20相比的优点是，当第一和第二MOSFET MN2和MN3处于非导通状态时，二极管D1将耦合节点9上的DC电压钳制在参考电压节点14的电压加上二极管D1的导通电压的水平，其在本实例中是V_DD加0.48伏，同时耦合电容器C2将从输出节点8电容耦合到耦合节点9的任何AC电压或电压突然升高衰减，正如参考图2的开放漏极驱动器21所讨论的那样。

现在参考图5，它示出了根据本发明进一步的实施例的开关电路，用指代数字35总体地表示。开关电路35与开关电路1基本上相同，并且相似的部件用相同的指代数字表示。开关电路35也特别适合于在CMOS工艺中实现，并包括一个开放漏极驱动器36，其与开关电路20的开放漏极驱动器21基本上相似。开关电路35与开关电路1和20的主要差异在于开放漏极驱动器36。在本发明的该实施例中，耦合节点9通过耦合电容器C2与同样是低阻抗节点的开关电压节点10电容耦合。因为开关电压节点10也是低阻抗节点，所以给出耦合节点9的电压V9的等式1针对开放漏极驱动器36也如同等式1针对开放漏极驱动器21的耦合节点9的电压V9那样相同的方式，并且根据本发明实施例的开关电路35与同样根据本发明实施例的开放漏极驱动器36的工作类似于参考图2和3说明的开关电路20和开放漏极驱动器21的工作。

现在参考图6，它示出了根据本发明进一步实施例的开关电路，用指代数字40总体地表示。开关电路40与开关电路1基本上相同，并且相似的部件用相同的指代数字表示。开关电路40与图1中开关电路1的主要差异在于晶体管开关，它不是由单个N沟道MOSFET开关提供的，而是由一个开关电路提供的，其在本发明实施例中是一个CMOS开关42，它包括一个与开关电路1的N沟道MOSFET开关MN1相似的第一N沟道MOSFET开关MN1，和一个并联布置在主输入端3和主输出端4之间的第二P沟道MOSFET开关MP1。第一和第二MOSFET开关MN1和MP1各自的栅极与输入端3AC耦合，用于将AC输入信号与第一和第二MOSFET开关MN1和MP1的栅极AC耦合，其方式与参考图1的开关电路1说明的方式相似。

第一MOSFET开关MN1通过一个和图1开关电路1的上拉电阻器R1相似的第一上拉电阻器R1a与第一控制电压端5a耦合。向第一控制电压端5a施加正电源电压V_DD，用于将第一MOSFET开关MN1无源地保持在导通状态。但是，第二MOSFET开关MP1的栅极通过一个下拉(pull-down)电阻器R1b与第二控制电压端5b耦合。向第二控制电压端5b施加负电源电压Vss，用于将第二MOSFET开关MP1无源地保持在导通状态。第一开放漏极驱动器41a与第一MOSFET开关MN1的栅极耦合，用于将第一MOSFET开关MN1选择地拉引到第一开关电压节点10a上的第一开关电压，也就是，负电源电压Vss，用于使第一MOSFET开关MN1工作处于非导通状态。第一开放漏极驱动器41a与图1的开放漏极驱动器7相似，并且相似的部件用相同的指代数字表示。

提供一个根据本发明另一个实施例的第二开放漏极驱动器41b，用于选择地将第二MOSFET开关MP1的栅极拉引到施加给第二开关电压节点10b的第二开关电压，也就是，正电源电压V_DD，以便使第二MOSFET开关MP1工作处于非导通状态。第二开放漏极驱动器41b与开关电路1的开放漏极驱动器7基本上相似，并且相似的部件用相同的指代数字表示。然而，方便起见，为了区别第二开放漏极驱动器41b与第一开放漏极驱动器41a，与第一开放漏极驱动器41a有关的指代数字以字母a结尾，而与第二开放漏极驱动器41b有关的指代数字以字母b结尾。

在第二开放漏极驱动器41b中，第一和第二MOSFET分别是P沟道第一和第二MOSFET MP2和MP3。第一和第二MOSFET MP2和MP3串联耦合在第二MOSFET开关MP1的栅极与第二开关电压节点10b之间，其方式与第一开放漏极驱动器41a的第一和第二MOSFET MN2和MN3串联耦合在第一MOSFET开关MN1与第一开关电压节点10a之间相同。第一MOSFET MP2的栅极通过一个下拉电阻器R2b与第二开放漏极驱动器41b的第一偏置电压节点11b耦合，一个第二偏置电压，其在本实例中是负电源电压Vss，施加到第一偏置电压节点11b从而将第一MOSFET MP2保持在导通状态。

耦合节点9b通过一个与图1开关电路1的开放漏极驱动器7的二极管D1相似的二极管D1b与第二开放漏极驱动器41b的第二参考电压节点14b耦合。向第二参考电压节点14b施加一个第二参考电压，其在本实例中是负电源电压Vss，用于限制耦合节点9b上的电流。二极管D1b耦合在耦合节点9b与第二参考电压节点14b之间，用于将耦合节点9b上的电压钳制在等于负电源电压Vss减去二极管D1b的导通电压的负电压值。换言之，耦合节点9b上的电压被钳制在一个低于负电源电压Vss的二极管D1b的导通电压的电压值。

用于分别向第一和第二开放漏极驱动器41a和41b的控制节点12a和12b施加逻辑控制信号的控制电路45，包括一个主控制端46，向其施加该逻辑控制信号。该逻辑控制信号从主控制端46直接施加到第一开放漏极驱动器41a的控制节点12a，并且控制逻辑信号通过一个反相器47从主控制端46施加到第二开放漏极驱动器41b的控制节点12b，从而第一和第二MOSFET开关MN1和MP1同时工作在相同的状态。

在使用中，当主控制端46的逻辑控制信号处于逻辑低时，CMOS开关42通过第一MOSFET开关MN1和第二MOSFET开关MP1无源地保持在导通状态，其中第一MOSFET开关MN1被第一控制电压端5a的正电源电压V_DD保持在导通状态，第二MOSFET开关MP1被第二控制电压端5b的负电源电压Vss保持在导通状态。在本实例中，CMOS开关42将主输入端3上的输入信号V_in切换到主输出端4。当希望使CMOS开关42工作处于非导通状态以便使主输出端4与主输入端3隔离时，控制逻辑信号被设为逻辑高，其分别使第一和第二开放漏极驱动器41a和41b的第二MOSFET MN3和MP3处于导通状态，从而将第一和第二MOSFET开关MN1和MP1的栅极分别拉引到第一和第二开关电压，也就是，第一和第二开关电压节点10a和10b的负电源电压Vss和正电源电压V_DD，用于同时使第一和第二MOSFET开关MN1和MP1工作处于非导通状态。

当第一开放漏极驱动器41a的输出节点8的电压升高时，用于保护第一和第二MOSFET MN2和MN3的第一开放漏极驱动器41a的工作与前面参考图1的开放漏极驱动器7描述的类似。

当第二开放漏极驱动器41b的输出节点81b的电压降低时，用于保护第一和第二MOSFET MP2和MP3的第二开放漏极驱动器41b的工作如下。第一MOSFET MP2导通，直到耦合节点9b上的电压值下降到等于第一MOSFET MP2的负电源电压Vss与第一MOSFETMP2的阈值电压之差的数值为止，在该阶段，第一MOSFET MP2变为非导通状态。第二开放漏极驱动器41b的输出节点的电压进一步降低发生在跨第一MOSFET MP2的漏极和源极两端。

由于通过第一MOSFET MP2的泄漏或者输出节点8b的电压与耦合节点9b的电容耦合，如果耦合节点9b的电压应当降低得比第一MOSFET MP2的栅极电压Vss与第一MOSFET MP2的阈值电压之差更多，不考虑电压的符号，当耦合节点9b的电压降低到等于第二参考电压节点14b上的负电源电压Vss的数值加上二极管D1b的导通电压之和的数值时，耦合节点9b的电压被二极管D1b钳制。因此，第二开放漏极驱动器41b用于保护第一和第二MOSFET MP2和MP3免受过电压损害，其方式与第一开放漏极驱动器41a保护第一开放漏极驱动器41a的第一和第二MOSFET MN2和MN3类似。

现在参考图7，它示出了根据本发明另一个实施例的开关电路，其用指代数字50总体地表示。开关电路50与开关电路40基本上相似，并且相似的部件用相同的指代数字表示。晶体管开关由CMOS开关52提供，其包括第一和第二MOSFET开关，即一个N沟道第一MOSFET开关MN1和一个P沟道第二MOSFET开关MP1，它们与图6的开关电路40的开关相似。提供同样根据本发明的第一和第二开放漏极驱动器51a和51b，用于选择地将第一和第二MOSFET开关MN1和MP1各自的栅极分别拉引到第一和第二开关电压，也就是第一和第二开关电压节点10a和10b的负电源电压Vss和正电源电压V_DD，用于使第一和第二MOSFET开关MN1和MP1工作处于非导通状态。

第一和第二开放漏极驱动器51a和51b与图6的开放漏极驱动器41a和41b基本上相似，只是用于将第一和第二开放漏极驱动器51a和51b的各自耦合节点9a和9b与相应的第一和第二参考电压节点14a和14b耦合的耦合元件不同，它除了包括用于将相应的耦合节点9a和9b分别与第一和第二参考电压节点14a和14b DC耦合的二极管D1和D2之外，还包括电容耦合元件，该电容耦合元件包括耦合电容器C2a和C2b，用于分别将相应的耦合节点9a和9b与相应的第一和第二参考电压节点14a和14b电容耦合。因此，在本发明实施例中，第一开放漏极驱动器51a与参考图4说明的开关电路30的开放漏极驱动器31相似，第二开放漏极驱动器51b与图4的开放漏极驱动器31相似，只是第一和第二MOSFET是P沟道第一和第二MOSFET MP2和MP3，因此第二偏置电压和第二参考电压由负电源电压Vss提供。因此，第一和第二开放漏极驱动器51a和51b以和图4的开放漏极驱动器31相似的方式工作，并且耦合节点9a和9b分别与第一和第二参考电压节点14a和14b DC耦合和电容耦合，之后，开关电路50以及第一和第二开放驱动器51a和51b的工作与参考图5说明的开关电路40及第一和第二开放漏极驱动器41a和41b的工作相似。

现在参考图8，它示出了根据本发明的开关电路60，其包括一个同样根据本发明的开放漏极驱动器61。开关电路60与图1的开关电路1基本上相似，并且相似的比较用相同的指代数字表示。开关电路60与开关电路1的主要差别在于开放漏极驱动器61。在开放漏极驱动器61中，耦合节点9通过用于钳制耦合节点9上的DC电压的二极管D1(正如在开关电路1的开放漏极驱动器7中那样)与参考电压节点14DC耦合。然而，另外，在开放漏极驱动器61中，第二MOSFET MN3相对于第一MOSFET MN2确定规格，从而使将耦合节点9与开关电压节点10和控制节点12耦合的第二MOSFET MN3的寄生电容足够地大于将耦合节点9与输出节点8电容耦合的第一MOSFET MN2的漏-源寄生电容。因为开关电压节点10和控制节点12都是低阻抗节点，所以通过相对于第一MOSFET MN2确定第二MOSFET MN3的规格，使耦合节点9与两个低阻抗节点(也就是，开关电压节点10和控制电压节点12)充分地电容耦合，能够实现对耦合节点9上的电压进行足够的衰减，以便防止耦合节点9的电容耦合电压升高超过第二MOSFET MN3的可靠性极限，其中耦合节点9通过第一MOSFETMN2的漏-源寄生电容从输出节点8电容耦合。

根据本发明的开关电路具有许多用途，例如，根据本发明的开关电路可以用作多路复用器的开关，多路复用器用于将多个高频AC模拟信号多路传输到一个信号处理电路，特别地，根据本发明的开关电路可以用作用于将多个频率范围在27MHz-81MHz的模拟视频信号顺序地多路传输到视频信号处理电路的多路复用器的开关。由于如下的事实，即由根据本发明的开关电路导致的失真会由于消除了开关电阻的易变性而降低，所以本开关电路特别适合用作用于多路传输模拟视频信号的多路复用器中的开关。

除了用在根据本发明的开关电路内之外，根据本发明的开放漏极驱动器还具有许多用途。例如，可以想见，根据本发明的开放漏极驱动器可以用作输出设备用于驱动例如一个来自低压电路的低输出信号到一个较高的电压电路。根据本发明的任何一个开放漏极驱动器的一个经典应用是作为一个只驱动低的逻辑(数字)输出器件，并且该高输出通过使开放漏极驱动器处于非导通状态实现。逻辑高电平可以通过与外部电源电压耦合的外部上拉电阻器提供，其一般高于含有该开放漏极驱动器的集成电路的额定电源电压。例如，根据本发明的任何开放漏极驱动器能够用作1.8伏额定电源电压CMOS电路中的i2c驱动器，用于在开放漏极驱动器处于高阻抗状态时，无损坏地驱动相邻3伏或5伏额定电路中的i2c输入。也就是说，如果根据本发明的开放漏极驱动器具有一个用于将第一和第二MOSFET之间的耦合节点与参考电压节点或其它低阻抗节点电容耦合的电容耦合元件，和/或如果耦合元件由一个DC耦合二极管提供，那么就可以适当地选择分别施加给偏置电压节点和参考电压节点的偏置电压和参考电压。

尽管包括N沟道第一和第二MOSFET MN2和MN3的开放漏极驱动器的偏置电压节点和参考电压节点在前面的说明中被保持在正电源电压V_DD，但是对于本领域的技术人员而言显而易见的是，偏置电压节点和参考电压节点可以保持在任何期望的电压下，并且实际上，偏置电压节点所保持的电压可以大于或小于正电源电压V_DD，并且偏置电压节点和和参考电压节点所保持的电压可以相同或不同。偏置电压节点保持的电压越低，在第一MOSFET MN2变为非导通状态之前，耦合节点上的电压越低，相似地，偏置电压节点保持的电压越高，在第一MOSFET MN2变为非导通状态之前，耦合节点上的电压越高。可以想像，参考电压节点保持的电压可以低于电源电压，以便将耦合节点上的电压钳制在更低的电压。还可以想像，第一控制节点可以保持在任何合适的电压下，用于将MOSFET开关MN1无源地保持在导通状态。

类似地，包括P沟道第一和第二MOSFET MP2和MP3的开放漏极驱动器的偏置电压节点和参考电压节点所处的电压也可以不是负电源电压Vss，并且偏置电压节点和参考电压节点所保持的电压，由使第一MOSFET MP2变为非导通状态的耦合节点上的电压和耦合节点上的电压被钳制的电压决定。类似地，第二控制电压节点所保持的电压也可以不是负电源电压Vss，并且可以是任何合适的电压，用于将第二MOSFET开关MP1无源地保持在导通状态。

无需说明，开关电压节点可以保持在除参考图6和7说明的正和负电源电压以外的电压，并且开关电压节点可以保持在任何适合于使相应MOSFET开关工作处于非导通状态的电压。

尽管前面说明的根据本发明的开放漏极驱动器使MOSFET开关工作处于非导通状态，但是可以想像，在某些情况下，开放漏极驱动器可以设置成使开关电路的MOSFET开关工作处于导通状态，并且在该实例中，MOSFET开关可以被无源地保持在非导通状态。

尽管前面说明的用于将耦合节点与参考电压节点电容耦合的耦合电容器具有特定的电容值，但是该耦合电容器可以具有任何其它合适的数值。还应当意识到，尽管前面说明的将耦合节点与开放漏极驱动器的参考电压节点耦合的二极管具有0.48伏的导通电压，但是应当意识到，二极管的导通电压可以大于或小于0.48伏，这取决于实现开放漏极驱动器的电路的特殊处理。

尽管前面说明的根据本发明的开放漏极驱动器和开关电路在额定电源电压为5伏和1.8伏的CMOS工艺中实现，但是本领域的技术人员容易显见，开放漏极驱动器和开关电路可以在任何其它的CMOS工艺中实现，例如3.3伏工艺处理，并且实际上，可以想像，开放漏极驱动器和开关电路可以在CMOS工艺以外的工艺中实现。

尽管前面说明的开放漏极驱动器的晶体管是MOSFET，但是开放漏极驱动器可以具有任何合适类型的晶体管，并且晶体管的类型主要由实现该开放漏极驱动器的工艺决定。

尽管前面说明的根据本发明的开放漏极驱动器包括串联布置在开放漏极驱动器输出端和开关电压节点之间的第一晶体管和第二晶体管，但是可以想像，根据本发明的开放漏极驱动器可以包括超过2个串联布置在开放漏极驱动器的输出节点和开关电压节点之间的晶体管。通过提供超过两个串联在开放漏极驱动器的输出节点与开关电压节点之间的晶体管，施加在开放漏极驱动器的输出节点上的过电压被这些串联在输出节点和开关电压节点之间的所有晶体管分压。当提供超过两个串联在开放漏极驱动器的输出节点和开关电压节点之间的晶体管时，一般地，直接与开关电压节点耦合的晶体管的栅极与使得开放漏极驱动器在高阻抗状态和导通状态之间工作的控制信号耦合，而其它晶体管的栅极通过合适的偏置电压加以偏置，该偏置电压典型地是级联的，且不管偏置电压的符号，向直接与开放漏极驱动器的输出节点耦合的晶体管的栅极施加最高的偏置电压，而施加给其它晶体管的栅极的偏置电压值从施加给其漏极直接与开放漏极驱动器的输出节点耦合的晶体管的栅极的偏置电压数值级联地降低。将各个晶体管的源极与下一个晶体管的漏极耦合的耦合节点的每一个都与一个合适的参考电压节点DC耦合，并且施加给各个参考电压节点上的参考电压是不同的，并且从直接与开放漏极驱动器的输出节点耦合的晶体管级联地降低。另外地或者可选择地，将各个晶体管的源极与下一个晶体管的漏极耦合的耦合节点的每一个都与参考电压节点或者另一个或其它的低阻抗节点电容耦合。实际上，在某些情况下，可以想像，并不是所有将各个晶体管的源极与下一个晶体管的漏极耦合的耦合节点都是与参考电压节点或低阻抗节点DC或电容耦合。

尽管前面说明的耦合节点电容耦合于低压节点，也就是参考电压节点和开关电压节点，但是本领域的技术人员能够显见，耦合节点可以和开关电路中的任何低阻抗节点电容耦合，例如控制节点或偏置电压节点，或者实际上，与用于衰减从输出节点电容耦合于耦合节点的AC和其它电压的任何其它合适的低阻抗节点电容耦合。

尽管在前面描述的图8的开关电路和开放漏极驱动器中，开放漏极驱动器包括一个二极管，用于将耦合节点与参考电压节点DC耦合，但是在某些情况下，可以想像，该二极管可以省略，在这种情况下，耦合节点可以不和参考电压节点DC耦合。相反，从输出节点8电容耦合到耦合节点9的电压衰减可以通过第二MOSFET MN3的寄生电容充分地衰减。

尽管前面说明了特定的耦合电容器数值，以及耦合电容器的电容与开放漏极驱动器的第一晶体管的漏-源寄生电容之间的特定关系，但是应当意识到，可以使用其它的电容值，以及其它的耦合电容器电容与第一晶体管的寄生电容之间的关系，并且特别地，应当意识到，耦合电容器的值以及其与第一晶体管的寄生电容的关系大体上由电路类型决定，特别是电路的额定电源电压以及第一和第二晶体管的一种或多种规格。此外，当仅仅通过相对于第一晶体管确定第二晶体管的规格来提供用于衰减耦合节点上的电压的耦合电容时，应当意识到，该规格确定再一次由电路的额定电源电压和所需的衰减水平决定。