适用于以差分输入电路方式实现硬连线译码器的技术

摘要

提供了用于改进可编程集成电路上的差分输入/输出(IO)电路的信号时序特性的技术。差分缓存器接收加在差分输入引脚上的差分信号。差分缓存器的输出信号被传送至位于可编程逻辑元件的两个相邻行/列中的两个硬IO译码器块。每个IO译码器块具有接收差分缓存器的输出信号的数据输入寄存器。位于两个相邻IO译码器块中的数据输入寄存器支持双倍时钟技术。本发明的IO译码器块具有减小的建立时间、保持时间、以及与软DDIO块相关的采样窗，并对芯片面积的影响最小。

说明书

技术领域

本发明涉及适用于以差分输入电路方式实现硬连线译码器的技术，更具体地涉及利用在可编程集成电路中的可编程逻辑元件的两个相邻的行/列中的硬连线译码器对差分输入信号进行译码的技术。

背景技术

加利福尼亚州圣何塞的奥特拉股份有限公司(Altera Corporation)是一家现场可编程门阵列(FPGA)器件的制造商。StratixI FPGAs和Stratix IIFPGA是Altera生产的两种高端FPGA器件。Stratix I FPGA和Stratix IIFPGA包含硬连线(硬)串行器—解串行器(serializer-deserializer，SERDES)和硬双倍速率输入/输出(DDIO)块，其目标是提高系统接口的性能。

与软SERDES和DDIO块相比，硬SERDES和硬DDIO块可提供更好的时滞和规格。术语“软”指用可编程逻辑电路来构建这些块。硬DDIO和SERDES块还具有更大的接收机输入时滞容限的优点。

为了节省芯片的面积，硬SERDES和硬DDIO块并没有增加到Altera的低成本Cyclone^TM FPGA的结构中。因此，核心可编程逻辑电路和可编程互连线都被用于构建低电压差分信号传输标准(LVDS)所需的软SERDES块。

在FPGA上实现软方案的另一项挑战涉及获取所需的最大时钟频率。例如，在Cyclone II FPGA中，LVDS接收机的目标定为805Mbps，但片上时钟网络的最高频率只有402.5MHz。实现了一种使用双倍时钟方法的软DDIO块以克服这个问题。双倍时钟方法在时钟信号的上升沿和下降沿都对数据采样，可以LVDS数据速率的一半有效地运行。在使用硬SERDES结构的Stratix FPGA中，实现了一种专用的硬LVDS时钟网络以获得最大频率(可以与LVDS数据率相同的频率工作)。

Altera的低成本Cyclone FPGA能够通过实现软DDIO块支持高工作频率LVDS系统接口。然而，由于可编程逻辑元件和可编程互连线所导致的延迟，在Cyclone FPGA中接收机输入时滞容限很小。小的接收机输入时滞容限对许多板的设计并不可行。

Cyclone FPGA中的每个IO译码器仅由三个IO寄存器组成(以一个端为基础)。这三个IO寄存器是数据输入寄存器、数据输出寄存器、以及输出使能寄存器。在Stratix FPGA中，实现了两个额外的寄存器以支持IO译码器中的硬DDIO块。在Cyclone FPGA中去除这两个额外的寄存器可节省型片面积。

对于Cyclone FPGA，可编程逻辑元件中的边缘触发寄存器被用于构建软DDIO输入寄存器。在这种实施例中，来自IO引脚的输入数据路径从LVDS输入缓存器经过可编程互连线传送至可编程逻辑元件中的边缘触发寄存器。从一对差分IO引脚接收信号的可编程互连线和边缘驱动寄存器都在可编程逻辑元件的相同的行或相同的列中。

鉴于以下原因，经过可编程互连线的路径会导致更大的采样窗和减小的接收机输入时滞容限。因为可编程互连线相对较小，则输入数据的路径就更长，。输入数据路径越长就会导致传播延迟越长并增加用于确定采样窗的建立时间(TSU)。

由于FPGA装配过程的性质，并非所有的LVDS信道都可以被允许具有匹配的数据路径。这导致了不匹配的传播延迟并增宽了采样窗。

因此，需要提供一种用于实现低成本DDIO方案的技术，该技术减少了传播延迟、匹配多个信道上的差分信号间的传播延迟、并对芯片面积的影响最小。

发明内容

本发明提供用于改进可编程逻辑集成电路(如FPGA)上的差分输入电路的信号时序特性的技术。根据本发明，输入缓存器接收加在差分输入引脚上的差分信号。输入缓存器的输出信号连接至位于可编程逻辑元件的两个相邻的行/列中的两个硬IO译码器块。

每个IO译码器快都具有接收差分缓存器的输出信号的数据输入寄存器。在两个相邻IO译码器块中的数据输入寄存器可支持双倍时钟技术。本发明的IO译码器块具有减小的建立时间、保持时间、以及与软DDIO块相关的采样窗，并对芯片面积的影响最小。

根据下面详细的说明和附图，本发明的其它目的、特性和优点将变得容易理解，在附图中相同的附图标记在所有图中代表相同的特性。

附图说明

图1示出了根据本发明的实施例的一种现场可编程门阵列(FPGA)中的差分输入电路。

图2示出了现有技术的差分输入电路的时序图和图1所示的输入电路的时序图。

图3是一个可使用本发明技术的可编程逻辑器件的简化方框图。

图4是可以实现本发明实施例的电子系统的方框图。

具体实施方式

图1示出了根据本发明的现场可编程门阵列(FPGA)或可编程逻辑器件(PLD)的两个相邻行/列的逻辑元件中的输入/输出(IO)驱动块、IO译码器块、以及SERDES块。图1示出了两个引脚121和122。引脚121和122可以分别作为单端引脚使用或者一同作为差分引脚使用。单端输入信号由单端缓存器102从引脚121驱动至触发器105。单端输入信号由单端缓存器103从引脚122经过解复用器104驱动至触发器106。

差分输入信号可以根据LVDS标准或其它标准加在引脚121和122上。LVDS输入缓存器101接收加在引脚121和122上的差分输入信号。输入缓存器101驱动其输出信号经过解复用器104至触发器105和触发器106。缓存器101的输出信号是单端的。

解复用器104是FPGA上的硬连线电路。为FPGA上的每组差分输入引脚增加一个硬连线解复用器将使集成电路的芯片面积的增加最小。

解复用器104的选择输入由储存在存储器125中的信号控制。存储器125中的信号确定解复用器104何时将信号从单端缓存器103或从差分缓存器101驱动至触发器106。存储器125中的信号还耦合至缓存器101的输入(例如，作为使能信号)。

图1示出了两个相邻行/列的可编程逻辑元件中的两个IO译码器块。每个IO译码器块都包括一个寄存器。行/列0的IO译码器块包括触发器105，而行/列1的IO译码器块包括触发器106。触发器105和106都硬线连着FPGA的电路。触发器105和106不是软电路，因为它们是不可编程的。另外，将IO驱动器块连接至触发器105和106的线是硬线连接且不可编程的。这些硬线连接的连接减少了传播延迟。

本发明的图1中，虽然IO译码器块与可编程逻辑块/元件的两个不同的行(或不同的列)相关联，但触发器105和106不是可编程逻辑块/元件的一部分。因此，图1所示的结构相对于现有技术的结构提供了芯片的节省率，因为用于译码的寄存器散布在的两行/列的逻辑元件中。没有解复用器104，差分缓存器的输出信号就仅仅驱动至一行/列可编程逻辑元件的寄存器。因此，所有用于译码的寄存器都在包括引脚121的那行/列，而在包括引脚122的相邻行/列的寄存器没有使用。

信号从差分输入缓存器101发送至两个不同行/列中的触发器105/106。IO译码器块中的一个接收来自差分输入缓存器101的偶数位，而第二个IO译码器块接收来自差分输入缓存器101的奇数位。奇数位由触发器105锁存，而偶数位由触发器106锁存。触发器105由时钟信号CLK1的下降沿触发，而触发器106由时钟信号CLK1的上升沿触发。

IO译码器块使用下面将描述的双倍时钟技术。在LVDS模式中，差分输入缓存器101的输出信号被连续加至触发器105和106的D输入端。在CLK1的下降沿，触发器105将缓存器101的输出信号传递至触发器107的输入端。在CLK1的上升沿，触发器106将缓存器101的输出信号传递至触发器108的输入端。以这种方式，IO译码器块将偶数位和奇数位彼此分开。

图1还示出了可编程逻辑元件/块的两个相邻行/列中的串行/解串行器(SERDES)块。图1所示的SERDES块中的寄存器可以软可编程逻辑元件/块方式实现。

SERDES块包括2个由时钟信号CLK1和负载信号控制的串行移位寄存器。这两个移位寄存器各自包括7个串行耦合的触发器。图1示出了第一个移位寄存器中的触发器107和第二个移位寄存器中的触发器108。奇数位被移至包含触发器107的第一移位计数器，而偶数位被移至包含触发器108的第二移位计数器。

奇数位从第一串行移位寄存器并行传送至一组由时钟信号CLK2控制的并行寄存器110。并行寄存器110并行输出奇数位DATA[1，3，5，7，9，...]。偶数位从第二串行移位寄存器并行传送至一组也由时钟信号CLK2控制的并行寄存器111。并行寄存器111并行输出偶数位DATA[2，4，6，8，10，...]。

图2以时序图方式示出了本发明和现有技术的DDIO块技术的区别。时序图201和202都示出了用内部时钟信号(具有如图2上方所示的周期)作为时钟在接收机端的LVDS IO系统的信号延迟。

根据现有技术，生成时序图201所示信号的系统具有在可编程逻辑元件中用寄存器实现的软DDIO块。另一方面，根据图1所示的实施例，生成时序图202所示信号的系统具有在两个IO译码器模块中硬线连接的寄存器。

如图2所示，本发明(时序图202)图1所示的接收机输入时滞容限(RSKM)实质上长于现有技术(时序图201)的接收机输入时滞容限(RSKM)。因为在图1中，IO译码器块中的寄存器和耦合至寄存器的互连是硬线连接的，所以建立时间(TSU)、保持时间(THD)、以及采样窗实际上在本发明的IO块中更短。

这些改进的时序参数使图1的IO电路可以更高的频率支持LVDS输入信号。本发明还在采样窗中更少的变化以及在所有的LVDS信道之间的最大时钟频率方面提供了改进的控制。

本发明通过在可编程逻辑元件的两个相邻行/列中的两个IO译码器块之间实现用于差分IO标准的双倍时钟方案节省了芯片面积。并不需要任何其它的寄存器增加到IO译码器块中。

图3是包括本发明的一些方面(如图1的实施例)的PLD 300例子的简化局部方框图。虽然本发明主要在PLD和FPGA的环境下讨论，但应当理解的是本发明可以应用于各种可编程逻辑集成电路。PLD 300是一个可实施本发明技术的可编程逻辑集成电路的例子。PLD 300包括一个通过不同长度和速度的列与行的互连的网络互相连接的两维阵列的可编程逻辑阵列块(或LAB)302。LAB 302包括多个(例如，10个)逻辑元件(或LE)。

LE是一种提供高效实现用户定义的逻辑功能的可编程逻辑块。PLD具有多个可以被配置以实现各种组合和连续的功能的逻辑元件。逻辑元件可以使用可编程互连结构。可编程互连结构可以编程，使得逻辑元件可以几乎任何所需的结构来互相连接。

PLD 300还包括分布式存储器结构，它包括在整个阵列上提供的不定大小的RAM块。RAM块包括，例如，512位块304、4K块306、以及提供512K位RAM的块308。这些存储器块还可包括移位寄存器和FIFO缓存器。

PLD 300进一步包括能实现例如具有加法或减法特性的乘法器数字信号处理(DSP)块310。在本例中，位于器件外围的I/O元件(IOE)312支持多个单端和差分I/O标准。可以理解的是，本文所描述PLD 300仅为了说明的目的，并且本发明可以用许多不同类型的PLD、FPGA及其类似来实现。

虽然如图3所示的PLD提供了许多实现系统级方案所需的资源，但本发明还是有益于那些其中PLD是几个组件之一的系统。图4显示了可实现本发明的示例性数字系统400的方框图。系统400可以是可编程数字计算机系统、数字信号处理系统、专用数字交换网络、或其它处理系统。另外，这些系统可以设计为广泛的应用，如通信系统、汽车系统、控制系统、消费电子、个人计算机、互联网通信和网络、以及其它。另外，系统400可以单板、多板或者多个封装的方式提供。

系统400包括由一个或多个总线互相连接在一起的处理单元402、存储器单元404和I/O单元406。根据本示例性的实施例，可编程逻辑器件(PLD)408被嵌入在处理单元402中。PLD 408在图4所示的系统中可以服务于多个不同目的。例如，PLD 408可以是处理单元402的逻辑构建块，支持处理单元的内部和外部操作。PLD 408被编程以便于在系统操作中实现执行其特定角色所需的逻辑功能。特别是，PLD 408可以通过连接410耦合至存储器404并通过连接412耦合至I/O单元406。

处理单元402可以直接将数据输入到适当的系统组件中以便于处理或储存、执行储存在存储器404中的程序或通过I/O单元接收和发送数据、或其它相似功能。处理单元402可以是一个中央处理单元(CPU)、微处理器、浮点协处理器、图形协处理器、硬件控制器、微控制器、用于控制器所编程的可编程逻辑器件、网络控制器、及其它类似。另外，在许多实施例中，通常都不需要CPU。

例如，一个或多个PLD 408(代替CPU)可以控制系统的逻辑操作。在一个实施例中，PLD 408可作为重复配置的处理器使用，当需要处理特定计算任务时它可以被重新编程。另外，可编程逻辑器件408本身也可包括嵌入式微处理器。存储单元404可以是一个随机读取存储器(RAM)、只读存储器(ROM)、固定或移动的盘媒体、PC卡闪盘存储器、磁带、或任何其它存储装置、或任何这些存储装置的组合。

虽然本文结合具体的实施例来描述本发明，但各种修改、不同的改变、以及替换也包含在本发明之中。在某些实例中，可以在不背离所提出的本发明范围的条件下使用本发明的特征而无需相应使用其它特征。因此，可以做出许多修改来满足所揭示的具体的结构或方法，而不背离本发明的基本范围和精神。本发明并非局限于所公开的具体实施例，而是包括所有落在权利要求书范围内的所有实施例及等价物。