适用于以差分输入电路方式实现硬连线译码器的技术

摘要

提供了用于改进可编程集成电路上的差分输入/输出(IO)电路的信号时序特性的技术。差分缓存器接收加在差分输入引脚上的差分信号。差分缓存器的输出信号被传送至位于可编程逻辑元件的两个相邻行/列中的两个硬IO译码器块。每个IO译码器块具有接收差分缓存器的输出信号的数据输入寄存器。位于两个相邻IO译码器块中的数据输入寄存器支持双倍时钟技术。本发明的IO译码器块具有减小的建立时间、保持时间、以及与软DDIO块相关的采样窗，并对芯片面积的影响最小。