低泄漏单调CMOS逻辑

摘要

本发明披露了一种低泄漏单调CMOS逻辑电路及其方法，用于设计这种电路的设计方法和系统。该电路包括：一个或多个逻辑级，至少一个逻辑级具有占主导的高输入状态或具有占主导的低输入状态；其中占主导地具有高输入状态的逻辑级包括一个或多个相对于参考PFET为薄栅电介质和高阈值电压的PFET，和一个或多个相对于参考NFET为厚栅电介质和低阈值电压的NFET；并且其中占主导地具有低输入状态的逻辑级包括一个或多个相对于参考PFET为厚栅电介质和低阈值电压的PFET，和一个或多个相对于参考NFET为薄栅电介质和高阈值电压的NFET。