具有到沟道的钝化肖特基势垒的绝缘栅场效应晶体管

摘要

一种晶体管，包括置于一个半导体沟道(220)，置于一个栅极(270)附近，并在一个源极(250)和一个漏极(260)间的一个电气通路内，其中上述沟道与上述源极或漏极中的至少一个通过一个界面层(230，240)隔离，以形成一个沟道－界面层－源极/漏极连接，其中上述半导体沟道的一个费米能级在上述连接的一个临近区域内被解除钉扎，并且该连接具有一个小于约1000Ω－μm

说明书

技术领域

本发明为一相关申请，其为由Daniel Grupp和Daniel J.Connelly于2002年8月12日提交的未决的名为“用于在一个电气连接或包含此类电气连接的装置中对一个半导体的费米能级解除钉扎的方法”的第10/217758号美国专利申请的部分延续申请案，该专利被转让予本申请的申请人。据此本专利申请通过参照与其相关申请合并。

本发明涉及一种固态开关及放大装置，特别是涉及一种从源极到沟道和/或从沟道到漏极之间具有钝化金属-半导体连接的晶体管，并且构成该沟道的一个半导体的费米能级在该连接内被解除钉扎(depin)。

背景技术

金属-半导体连接，是用于现代化装置中的最基本的电气连接中的一种。在这些连接中，一种金属(如铝)与一种半导体(如硅)相接处。这样形成一种固有校正的装置(一个二极管)，这种连接使得电流在一个方向上的传导比另外一个方向上的传导变得容易。在其它实例中，根据材料使用的不同，该连接可能本质上符合欧姆定律(如，该连接可能在任一方向上都具有可忽略的电阻)。除二极管外，这种金属-半导体连接还用于一种名为MOSFET的晶体管(金属氧化物半导体场效应晶体管)内源极/漏极-沟道界面上。

如同以上所引用的专利申请中所解释的，在一个金属-半导体接触处有一称为肖特基的势垒。在一个传统金属-半导体连接中，由于外部及内部的表面态，该肖特基势垒具有半导体费米能级钉扎(pin)的特点。外部状态可能由界面晶体结构上的缺陷导致。内部状态由金属内部的电子到半导体的带隙的量子-机械穿刺导致。这些所谓的金属导致的断裂状态(MIGS)对解释此类连接的特性非常重要。请参阅J.Tersoff的“Schottky BarrierHeights and the Continuum of Gap States”，Phys.Rev.Lett.52(6)，Feb.6，1984。

一个金属-半导体界面的肖特基势垒的高度决定该连接的电特性。这样，如果可以控制或调节一个金属-半导体连接的势垒高度，就可以生产具有预想特性的电气产品。为了调整该势垒高度，该半导体的费米能级必须被解除钉扎。如在上述专利申请中详细介绍的，本发明人在一台装置中在保证金属及半导体之间较大电流的前提下实现了此目的。以下介绍了此科技在MOSFET装置中的一种应用。

采用肖特基连接的MOSFET有一个相当长而基本无成果的历史。1966年，Lepselter和Kahng对肖特基二极管进行了研究。硅化物的使用对先前用的金属/半导体接触而言是一种改进。这些二级管稳定且可再生，如同当时的发明者所述，部分原因是因为界面是封闭的。硅化物还可以降低外部表面态(故障)。剩余钉扎最可能是由内表面态导致的，尽管这种观点在当时并没有被接受。随后，Lepselter和Sze把肖特基势垒引入了一个MOSFET(请参阅M.P.Lepselter和S.M.Sze的“SB-IGFET：An insulated-fatefield-effect transistor using Schottky barrier contacts as soureeand drain”，Proc.IEEE56，1088(1968))。授予Lepselter的美国专利第3590471号讨论了肖特基势垒的引入，但其中沟道仍是基本通过掺杂的区域来绝缘。第一个通过肖特基势垒绝缘一个沟道的专利(美国专利第3708360号)在1973年被授予Wakefield和Cunningham。该装置也采用了硅化物连接。

在美国专利第4300152号内，Lepselter描述了一个肖特基势垒MOSFET。通过消除源极-基片区域的PN-连接，Lepselter显示了造成Latch-up的PNPN结构可以被消除。然而，其所提出的装置仍然采用PtSi作为源极和漏极的金属。

在授予Koeneke et al的美国专利第4485550号内可以找到Lepselter早期工作的一个延续。在这些装置中，在源极金属之外另增加了一个额外的掺杂。这与现代CMOS的卤素掺杂类似。该额外掺杂通过把沟道边沿置于栅极之下而提高了晶体管驱动电流容量。该装置中沟道绝缘来自一个PN连接，而不是PtSi源极金属。通过利用蚀刻使源极/漏极接触凹进，进行了一个将源极置于栅极之下的尝试(参阅C.J.Koeneke et al.，“SchottkyMOSFET for VLSI”，IEDM，367(1981))。然而侧壁空隙仍然是一个限制因素。如美国专利第6303479号所述，Snyder对此进行了改进，该专利还揭示了不受水平轮廓控制的情况下对垂直掺杂轮廓进行控制的能力。这些接触也是由PtSi制成的。

授予Chan et al.的美国专利第6096590号，描述了一个PtSi/Si连接未被凹进的装置。这产生一个来自沟道边沿的栅极减弱的耦合的较差的次门限坡度。该专利所介绍的测量显示了呈指数增长的次门限坡度，说明了肖特基势垒太高。进一步，栅极-源极电容也将会较高。

近期内，一些在一个源极/漏极和一个沟道之间具有金属-半导体连接的具有低于50nm沟道长度的MOSFET装置被进行过展示，它们采用了PtSi2(参阅，如C.Wang et al.，“sub-40nm PtSi Schottky source/drainmetal-oxide field-effect transistors”，Appl.Phys.Lett.74，1174，(1999)；及A.ltoh et al.，“A 25-nm-long channel metal-gate p-typeSchottky source/drain metal-oxide-semiconductor field-effecttransistor on separation-by-implanted-oxygen substrate”，J.JournalAppl.Phys.Part 1 39，4757(2000))、ErSi2(请参阅，如J.Kedzierskiet al.，“Complementary silicide source/drain thin-body MOSFETs forthe 20nm gate length regime”，IEDM Tech.Dig.，International ElectronDevices Meeting 2000，San Francisco，CA，p.00-57(2000)；和W.Saitohet al.，“Analysis of short-channel Schottky source/drain metal-oxide-semiconductor field-effect transistor on silicon-on-insulator substrate and demonstration of sub-50nm n-type deviceswith metal gate”，J.Journal Appl.Phys.Part 1 38，6226(1999))及CoSi2(参阅，如U.K.Matsuzawa et al.，“Enhancement of hot-electrongeneration rate in Schottky source metal-oxide-semiconductorfield-effect transistors”，Appl.Phys.Lett.76，3992(2000))作为源极/漏极金属。另外，一直到10nm的沟道长度的仿真都得以实施(参阅，如C.K.Huang et al.，“Two-dimensional numerical simulation of Schottkybarrier MOSFET with channel length to 10nm”，IEEE Trans.On Elect.Dev.45，742(1998))，尽管较差的装置参数的选择限制了实施的结果，如一个很大的ΦB。这些装置的性能部分地受到对源极和漏极与沟道的界面处的肖特基势垒高度的控制失利，尤其是其降低控制失利的限制。

本发明人仅发现两个关于一个肖特基势垒MOSFET的一种非硅化物纯金属/硅接触的实施例的揭露。授予Welch的美国专利5663584，似乎是在描述肖特基势垒MOSFET系统及其制造；然而其中提及一个“金属或金属硅化物”的接触。这对于具有一个受控势垒高度的装置的制造是不适宜的。即，没有揭露任何表面处理或界面电介质。

Hebiguchi在美国专利5801398中的揭示可能更具有实用性，说明了一个用于制造一个如显示器种所用的薄膜晶体管的方法。在此装置(一个场效应晶体管或FET)中，源极/漏极与硅沟道间的接触是金属的(前面列举了一系列的可能性)，但同样，其中没有提及表面准备。

请参阅图1所示，表示了Hebiguchi所介绍的FET100。该晶体管包括一个玻璃基片110、一个栅极120、一个栅绝缘膜130、一个漏极140、一个源极150以及一个半导体活性膜160。在操作中，电压施加于源极150及栅极120。施加于栅极120的电压改变半导体活性膜160的电气特性，使得电流可以由源极150流向漏极140。特别地，施加于栅极120的电压在半导体活性膜160内具栅绝缘膜130一个短距离处造成一个沟道产生区域170，电流可以通过此区域传导。

Hebiguchi描述半导体活性膜160为氢化的无定型硅，漏极和源极140、150由导电材料(金属)如铬(Cr)、铝(Al)、钽(Ta)、铂(Pt)、金(Au)、钨(W)、镍(Ni)、钼(Mo)或这些材料的特定组合，半导体活性膜160和源极及漏极150、140之间的连接是绝缘性的肖特基势垒。被选作一个n-沟道薄膜晶体管的该金属是基于具有一个小于硅的工作特性功函数而选择的，而被选作一个p-沟道薄膜晶体管的金属具有一个大于硅的工作特性。

Hebiguchi内所讨论的晶体管的一个显著局限是，普遍较差的对肖特基势垒高度的控制。众所周知，使用功函数差异大的不同金属倾向于造成肖特基势垒高度在一个显著减小的范围内变化。进一步，Hebiguchi内没有采用特别的措施来控制或减小外表面态。

Yoshimura在美国专利6037605内介绍了另一种到沟道的连接，其明确目的为降低短沟道效果。一种氧化物或氮化物置于硅源极和漏极接触及一个硅沟道之间。该氧化物远较该沟道(在硅内部)为厚，以降低不受栅极控制的电流。该氧化物的厚度“足够薄以允许电荷穿隧”，并在其中揭露为0.5到2.0nm之间。这与本发明不同，以下将用几种不同的方法来进行详细介绍，如采用硅而不用一种金属作为源极/漏极。

发明内容

依据本发明提供的一种晶体管，包括一个置于栅极附近(如由一个电介质与栅极隔开)或置于一个源极和一个漏极之间的电气通路内的半导体沟道，其中该沟道及该源极和漏极中的至少一个通过一个界面层隔离，以形成一个沟道-界面层-源极/漏极连接，该连接中半导体沟道的一个费米能级被在临近连接点的一个区域内被解除钉扎，并且该连接具有一个小于大约1000Ω-μm²的接触电阻率(spccific contact resistance)。该界面层可能包括一种钝化材料，如该沟道半导体的一种氮化物、一种氟化物、一种氧化物、一种氮氧化物、一种氢化物和/或一种砷化物。在一些实例中，该界面层主要由一个设置来对该沟道半导体的费米能级解除钉扎的单层构成，或一定量的钝化材料，其足以终止所有的或大量的半导体沟道的悬空键，以获得表面的化学稳定性。另外，该界面层还可能包括一个用料不同于钝化材料的分离层。如果如此，该分离层具有一个足够的厚度以降低半导体沟道的内表面态的效果。

依据本发明提出的一种具有到沟道的钝化肖特基势垒的绝缘栅场效应晶体管，该晶体管，包括置于一个半导体沟道220，置于一个栅极270附近，并在一个源极250和一个漏极260间的一个电气通路内，其中上述沟道与上述源极或漏极中的至少一个通过一个界面层(230，240)隔离，以形成一个沟道一界面层-源极/漏极连接，其中上述半导体沟道的一个费米能级在上述连接的一个临近区域内被解除钉扎，并且该连接具有一个小于约1000Ω-μm²的接触电阻率。该界面层可能包括一种钝化材料，如上述沟道半导体的一种氮化物、一种氟化物、一种氧化物、一种氮氧化物、一种氢化物和/或一种砷化物。某些情况下，该界面层主要由一个单层或一定量的钝化材料构成，该单层被配置来对该沟道半导体的费米能级解除钉扎，该钝化材料的量足以终止该半导体沟道的所有或大量的悬空键，以取得表面的化学稳定性。另外，该界面层可能包括一个由不同于该钝化材料的一种材料构成的隔离层。如果具备此隔离层，则该层具有一个厚度，足以降低半导体沟道中金属导致的隙态的效果。

上述说明仅是本发明技术方案的概述，为了能够更清楚了解本发明的技术手段，而可依照说明书的内容予以实施，并且为了让本发明的上述和其他目的、特征和优点能够更明显易懂，以下特举较佳实施例，并配合附图，详细说明如下。

附图说明

图1是绘示了一个在源极和沟道之间及沟道和漏极之间具有金属-半导体肖特基连接的传统FET示意图。

图2是绘示了一个根据本发明的一个实施例从源极到沟道之间及从沟道到漏极之间具有钝化的金属-半导体连接的FET示意图。

图3是绘示了一个用于制造一个根据本发明的一个实施例从源极到沟道之间及从沟道到漏极之间具有钝化的金属-半导体连接的晶体管的方法示意图。

图4A-4I是绘示了根据本发明一个实施例的表示制造一个具有在从一个铝源极到一个硅沟道及从一个硅沟道到一个铝漏极之间形成的钝化的铝-硅连接的一个晶体管的中间基片示意图.

图5A是绘示了一个传统的FinFET装置的部分示意图。

图5B是绘示了根据本发明的一个实施例的一个在源极/漏极和沟道之间具有界面层的一个FinFET装置的部分示意图。

图6A是绘示了一个传统的垂直MOSFET装置的部分示意图。

图6B是绘示了根据本发明的一个实施例的一个在源极/漏极和沟道之间具有界面层的一个垂直MOSFET装置的部分示意图。

图7A是绘示了一个传统的MESFET装置的部分示意图。

图7B是绘示了根据本发明的一个实施例的一个在栅极和沟道之间具有界面层的一个MESFET装置的比例示意图。

图8是绘示了根据本发明的一个实施例的具有沟道势垒的不同N-型装置在不同栅极电压条件下的运作示意图。

具体实施方式

为更进一步阐述本发明为达成预定发明目的所采取的技术手段及功效，以下结合附图及较佳实施例，对依据本发明提出的具有到沟道的钝化肖特基势垒的绝缘栅场效应晶体管其具体实施方式、结构、方法、步骤、特征及其功效，详细说明如后。

上述提到的未决的专利申请描述了一个对硅基片或锗半导体(如硅、碳化硅、铬化硅、碳铬化硅或铬)解除钉扎的一个金属-半导体连接，或具有这样一个连接的其它装置的费米能级的过程。正如在此申请中所更加详细讨论的，在该半导体及该金属之间引入了一个界面层。该界面层具有钝化半导体表面(即，终止半导体表面的悬空键以确保表面的化学稳定性，如无该界面层，这些悬空键将可能存在)及将半导体从金属偏移以降低MIGS的效果的功能。

以下将更详细地介绍，本发明人确定，对于为形成一个金属-界面层-半导体连接而置于一个金属及一个硅基片或锗半导体(如硅、碳化硅、铬化硅、碳铬化硅或铬)之间的薄界面层，存在相应的最小接触电阻率。的确，根据本发明，对于这些连接，可以得到小于或等于大约1000Ω-μm²，或者小于或等于大约100Ω-μm²，或者小于或等于大约10Ω-μm²，或者甚至小于或等于大约1Ω-μm²的最小接触电阻率。为了得到如此低的接触电阻，选择了一种具有一个与N-型半导体的半导体导带，或P-型半导体的价带相临近的功函数的金属。

请参阅图8所示，可以理解使用这些金属的效果(或原因)。图例中展示的是带示意图的一个2×2的栅格。上面两个示意图显示了一个具有沟道势垒(根据本法明设置的一个界面层)及一个在不同栅极电压下具有与半导体沟道导带相等的功函数的金属源极/漏极的N-型装置的运作。注意到当栅极-源极电压(VGS)为0时，该装置状态为OFF(如不导电)。当VGS＞0时，该装置状态为ON(如导电)。下面两个示意图显示了一个具有一个其功函数与该半导体沟道中能隙相等的金属源极/漏极的N-型装置的运作。注意到即便当其状态为ON(如VGS＞0)时，因为能带偏移，也存在阻碍电流的势垒。这导致了一个较高的接触电阻。

以下将要讨论到，上述专利申请中描述的界面层可以与一个FET的一个沟道的一个半导体表面共同使用。即，一个界面层可以被置于一个绝缘栅场效应晶体管的一个源极和一个沟道之间，一个沟道和一个漏极之间，或者同时置于两处。此处将对一个界面层的这种用法做一详细介绍。本发明提供了一个栅极-沟道和/或沟道-漏极接触，其中根据所采用的半导体材料和金属的类型，栅极和/或漏极金属的费米能级等于(或近似于)该半导体的导带或价带。

另外，本发明的连接可以用来制造源极或漏极植入空穴的接触，其具有降低高掺杂水平(现在的掺杂水平已经达到了固溶度的极限)需要的优点。过去需要高的掺杂轮廓，以保持连接损耗层相对较薄，从而增大沟道电流，以降低连接阻抗。然而，通过提高掺杂轮廓来提供低阻抗连接变得越来越困难。使用本发明，可能在一个较低的掺杂浓度下达到同样水平的阻抗。甚至可能在较低掺杂浓度下达到更低的阻抗。当本发明被结合高掺杂水平使用时，可以进一步降低阻抗。

为了帮助理解本发明，下列描述提供了本发明的较佳实施例的具体细节。然而，对于本领域的技术人员来说，很容易做到在不使用某些上述具体细节的情况下实施本发明，如通过替换此处介绍的众所周知的半导体、钝化层和/或导电体所用的同等材料。在介绍众所周知的结构和装置时，使用了结构示意图，部分地说明本发明在一个广泛的此类结构和装置中的可应用性。

本发明人设计了一个用来钝化一个肖特基势垒晶体管内的一个半导体表面如一个沟道表面的机制。该机制包括形成一个钝化层，该钝化层是构成该沟道的半导体氮化物、氢化物、氧化物、砷化物和/或氟化物。某些实例中(如当该钝化层为该沟道半导体的氢化物或氟化物时)，有可能还需要在该半导体及金属源极/漏极之间引入一个隔离层，以降低或消除半导体沟道内的内表面态。术语界面层将会与本发明结合使用，以包括单独的钝化层，当此类隔离层适用时，还包括与隔离层结合的钝化层。

界面层对半导体沟道表面提供化学上的中和及物理上的保护。界面层还造成一个可调的肖特基势垒，其具有依赖于该沟道半导体和源极/漏极金属重要特性而不依赖于表面特征的高度。这使势垒高度在更大程度上被控制以满足晶体管需要的操作特性。这个机制与以往其他发明者用来绝缘沟道表面并提供可调的肖特基势垒的尝试不同，其区别在于该界面层的该钝化材料不仅局限于易于与该半导体沟道形成硅化物的金属。换言之，本发明消除了其它考虑中为半导体钝化的目的而选择源极/漏极金属的需要，如对一种特别的功函数的需要。它进一步提供了比以往更大程度上的对肖特基势垒高度的控制。

I.一个示例性的晶体管

请参阅图2所示，显示了在一个基片210(如一个半导体基片(如硅)或者一种化合物基片(如SOI))上形成，并参照本发明一个实施例设置的一个晶体管200。该晶体管200包括一个沟道220，其分别通过界面层230和240与一个源极250和一个漏极260，每个界面层形成钝化的肖特基势垒。所显示的作为一个开关装置例子的晶体管200为一个绝缘栅极FET。界面层230和240通过稳定沟道表面的化学特性而在源极/漏极-沟道连接区域内钝化管道220表面。界面层230和240还通过使源极/漏极(250/260)由沟道220偏移而在源极/漏极-沟道连接的区域内降低或消除MIGS的效果。在半导体沟道220和金属源极/漏极250/260之间引入界面层230和240的结果是构成沟道220的半导体的费米能级的一个钉扎解除。当半导体的费米能级被解除钉扎时，肖特基势垒的高度将仅依赖于与该连接相接触的金属和半导体重要功函数的区别，而不依赖于界面。MIGS钉扎费米能级的效果的降低依赖于界面电介质的选择。在金属和电介质的界面将会存在MIGS。一般地，主要由于有更大的带隙，电介质有比半导体更弱的MIGS。因此，点介质的选择对决定最终肖特基势垒连接的电特性非常重要。

晶体管200还包括一个被一个绝缘体280环绕的栅极270。技术术语栅极、源极和漏极分别指一个具有三个终端的绝缘栅FET的终端。源极250和漏极260是在一个施加于栅极270的电压造成的电场的影响下电流传导发生的终端。源极250和漏极260被提供于沟道220的相对的末端，即沟道220位于源极250和栅极260之间。尽管本发明没有要求，通常源极250和漏极260都被做成几何对称。对称的源极和漏极终端可以以源极/漏极终端来表示。当该FET在一个电路中运作时，根据电压的施加，一个特定的终端可以指一个源极或一个漏极。在所示的特定晶体管200内，源极250被提供于沟道220的一个左手侧而漏极260则被提供于沟道220的一个右手册。当然也可以设想另外一个实施例，其中源极250和漏极260位置互相替换。

源极250和漏极260可能各自包括一个导体，最好是一种金属。可以采用的金属包括纯金属、合金、难熔金属、不能构成硅化物的金属和具有一个预定的功函数的金属。同样也可能包括一个导体，如一种金属的栅极270，位于沟道220的上方，通过绝缘体280与沟道220电容耦合。注意，在其它的实施例中，该晶体管的三个终端可能在同一平面，或者栅极270可能位于源极250和/或漏极260平面之下的基片210内。

绝缘体280(可能由一种电介质如该金属栅极的或一个半导体的氧化物构成)围绕栅极270并将栅极270由源极250、漏极260、沟道220及界面层230和240隔开。具有一足够厚度的绝缘体280在栅极270和沟道220之间提供一个大电阻，以使得栅极270和沟道220之间基本上没有电流通过。例如，电阻可能为一约108Ohms到约1012Ohms之间的阻值，或者更大。这样一个电阻可使栅极270和沟道220电容耦合，同时阻止电流在栅极270和沟道220之间通过。

绝缘体280同样也可能，或二者择一地包括一个具有一个比二氧化硅高的电介质常数(如高于约4.0)的高K值电介质材料。该高K值材料可使相同栅极电压下在一较厚层内得到栅极270下面的沟道220内引起的同样的电流。即，较高的电介质常数使绝缘体280较一个提供同等绝缘水平的对应二氧化硅层的厚度大。厚度的增加可以简化晶体管200的制造。较厚的层还具有比一个较薄的SiO₂层小的漏电流。可推想的示范性的高K值电介质材料还包括具有一个大于约4(如氧化锌ZnO)、大于约10(如氧化铝Al₂O₃)、大于约20(如氧化锆ZrO₂)或大于约40(如氧化铪HfO)的电介质常数的材料。

如以上所讨论的，沟道220包括一个半导体材料。技术术语半导体被用来指一种具有一个大于约0.1电子伏特而小于约4电子伏特的能带隙材料。可推想的半导体包括Si、Ge、SiGe或SiC。该半导体材料可能有一个很宽的包括无掺杂的掺杂范围。界面层230和240各自包括一种对沟道220提供钝化的钝化材料。该钝化材料通过与一个表面半导体原子的悬空键以共价键耦合，而完全地稳定该半导体原子并以此帮助钝化该半导体原子。该钝化材料从由该半导体沟道220的一种氢化物、一种氮化物、一种砷化物、一种氧化物和一种氟化物的一组材料中选择。根据选择的钝化材料(e.g.H或F被用作钝化材料)，在界面层230和240内，除一个钝化层之外，可能还需要一个隔离层。当然，钝化层和隔离层的组合必须足够薄以得到上述专利申请中描述的较低的接触电阻率。关于一个界面层形成的更深的细节可以在上述专利申请中找到，故在此不再赘述。

II.制造一个具有对沟道的钝化肖特基势垒的晶体管

请参阅图3所示，表示了本发明的一个实施例中一个用于制造一个在由源极到沟道和从沟道到漏极之间具有钝化的金属-半导体连接的晶体管300的一种方法。该方法由单元301开始，然后继续到310，此处一基片被提供。在单元320处，一绝缘栅极结构在基片上被形成。该绝缘栅极结构可以包含一个具有一传导材料(即一种金属)的栅极和一个在该传导材料下具有一绝缘材料的栅极绝缘体。然后在单元330处一沟道在该绝缘栅下被形成。该沟道可能包括在栅极电介质之下并延伸到在该栅极绝缘体下两端的沟道内的底切中空区域。然后流程进行到单元340，一个界面层在沟道边被形成。该界面层的形成包括创建一个钝化层和(如果必须)一个使用一种或多种上面讨论过的材料的隔离层。然后在单元350处一个源极和漏极在该沟道处的相对面被形成，包括在该界面层上和在任何底切区域内。依赖于该界面层的厚度和坚固度，该源极和漏极可以通过基本无扩散的方法来形成。该方法终止于单元360。

另一种可选的过程是不使用上面描述的底切。取而代之的是为“负重叠”。即在该可选处理中，该栅的宽度被有意地做成小于该沟道的宽度以便该栅可以局部置于该沟道之下。

III.用于制造一个晶体管的典型处理

请参阅图4A-I所示，表示本发明的一个实施例中的中间基片，其表现了图4I中所示的晶体管的制造。图4I所示的晶体管包含一个形成于从铝源极492I到硅沟道430I和从硅沟道430I到铝漏极494I的钝化的铝硅结482I和484I。然而，这仅是根据本发明设计的一个晶体管的一个例子。例如，栅极、源极和漏极在一个基片内或其上的平面内的平面装置也在本发明的范围之内，如同栅极置于源极和/或漏极之下的一个平面内的实施例。同样地，那些栅极的宽度小于沟道宽度的实施例也在本发明的范围之中。

因此图4A-I表示根据方法300来制造一个晶体管的实施例。图4A-4C表示了提供一个基片的提供和在该基片上形成一个绝缘栅。图4D-4E表示了在该绝缘栅下面形成一个沟道，该沟道和该绝缘栅确定在绝缘栅极之下由该绝缘栅极的一个第一和一个第二侧面向该沟道延伸的一个第一和一个第二底切中空区域。图4G表示了在上述沟道的暴露的侧墙上形成一个界面层。最后图4F，4G和4H表示了在该沟道的一个第一和一个第二侧面包括该界面层上形成一个源极和一个漏极终端，并且在位于该绝缘栅极下的底切中空区域内形成延伸尖部。

图4A表示了一个包含一个硅基片410A的第一中间基片400A，一个隐藏的氧化硅层420A，一个在绝缘体430A上的硅层，一个氧化硅层440A，和一个铝栅450A。410A-430A层表示了一个常规的硅绝缘体(SOI)基片。该SOI基片包括了被隐藏的层440A以便帮助隔离形成于绝缘体的硅层上的附近的半导体设备。与形成于一个体积大的晶片上的半导体设备相比，这个绝缘可以帮助减少短沟道效应。该被隐藏的氧化层由一个厚度，该厚度可以有效隔离绝缘体上的硅，最好大于约10nm。在绝缘体上的该硅层可以有一个大约20nm的厚度或者略少。

正如一个了解本发明所作揭露的本领域内的普通技术人员所可以理解的，该SOI基片并非对本发明的一个局限。可以预想其它的基片来代替SOI基片。例如，该SOI基片可以被一个蓝宝石硅基片来代替，尽管这可能增加制造成本；或者该SOI基片可以被一个平面硅晶片代替，尽管这可能提供半导体装置的较差的绝缘以及较差的短-沟道特性。

如同在一个实施例中所用的二氧化硅，硅440A的氧化物层可以通过在绝缘体上对硅进行湿氧化或干氧化而形成，这是一种普通的半导体处理技术。该层可足够薄以作为一个栅极氧化物，其厚度在约为1nm到约10nm之间。

铝栅极450A形成于氧化物440A之上。该铝栅极具有一个约等于或稍大于所需的沟道长度的宽度451A，该沟道长度在一个实施例中小于约50nm，而在另一个实施例中小于约20nm。如需要栅极宽度在沟道长度基础上的更大幅度增长，可能会增加一个相应的底切蚀刻的程度和角度，而使制造变得复杂。栅极450A可以通过在氧化物440A上安置一个铝层，然后在该铝层上安置一个感光层，利用传统的高解析度平版印刷术将一个包括宽度451A的图案模型曝光于感光层上，按照曝光的图案模型移除感光层的一部分，按照被印模的感光层干蚀刻或湿蚀刻该铝层的一部分，再移除剩余感光层而得到。

图4B显示了一个第二中间基片400B，其具有一个形成于暴露部分上的铝绝缘体(层)460B的氧化物，包括铝栅极450B的顶部及侧部。铝层460B的氧化物具有一个在约1nm及20nm之间的厚度。该厚度可能与层440B的厚度相当，或稍厚一些。较大的厚度可以通过降低栅极和源极之间的电容而提高其性能，但是额外的厚度可能会因为增加底切蚀刻而增加制造的复杂性。形成铝层460B可能包括在一个提供适当氧化环境的氧等离子蚀刻器内氧化铝栅极450A，或者使用在半导体处理领域内的其它常用方法。

图4C显示了一个第三中间基片400C，其具有一个通过移除层440B的不在铝栅极450B或铝氧化物460B之下的一部分而形成的一个栅极氧化物440C。此移除可能包括利用氧化的铝栅极450B-460B作为层440B的一个掩膜而蚀刻掉其不与氧化的铝栅极450B-460B相邻且不被其覆盖的部分。此移除保留了绝缘层430C不临近栅极氧化物440C、铝栅极450C或暴露的氧化物460C的一部分硅。该蚀刻可能包括反应离子蚀刻(RIE)以促进理想的在层440B的表面上正常或垂直方向的蚀刻。RIE是一种干蚀刻过程，其中中间基片400B被置于一个无线频率供电的电极上，并被提供予一个帮助离子化并加速由等离子区取得的蚀刻粒子对蚀刻表面的离子轰击的功能。

图4D显示了一个第4中间基片400D，其具有一个通过移除绝缘层430C上不临近并被栅极氧化物440C覆盖的一部分硅而形成的一个硅沟道。移除可能包括使用四甲基氢氧化铵(TMAH)蚀刻绝缘体上的一个标准Si-100排列的硅，以形成如图中所示的向内朝栅极450D倾斜的成角的斜壁。或者，如果绝缘体上的硅具有一个Si-110排列，则通过TMAH的一个自限制的蚀刻来形成与栅极氧化物440D对齐的相对直的侧壁。

图4E显示了一个第五中间基层400E，其具有一个通过移除临近并与栅极氧化物对齐的沟道430D的一部分形成的底切蚀刻硅沟道430E。该底切蚀刻硅沟道430E包括一个底切蚀刻区域，其中硅被从沟道430D中栅极氧化物440D的一个左右边侧移除，以允许源极和漏极材料随后在栅极氧化物440E的垂直下方的一个形成。移除可能通过一个不定向的或各向同性的带TMAH的干硅蚀刻进行，其中蚀刻沿侧壁以基本统一的量进行。如果绝缘体上的硅的晶体轴并非严格地与平版印刷对齐，TMAH蚀刻可能不完全是自限制的，并有可能因晶体结构的垂直的脊或梯度而形成一个底切蚀刻。

图4F显示了一个第六中间基片400F，其具有分别形成于绝缘的栅极的一个上表面、一个左侧面和一个右侧面上的一个种晶层476F、472F和474F。该种晶层促进了一个金属源极和漏极随后的形成。该种晶层可被各向异性地安置，以使得铝氧化物460F、栅极氧化物440F或沟道430F的垂直侧壁上没有明显的种晶层材料的放置，并使栅极氧化物440F的底切突出的下侧面上基本没有金属放置。这需要将种晶层部分476F由种晶层部分472F和474F电气绝缘。在一实施例中，该种晶层包含来自一个热源的铬。铬提供了理想的电化学特性并适用于形成超薄的膜。

图4G显示了一个第七中间基片400G，其包括通过选择性地由绝缘栅极的上表面移除种晶层部分476F而形成的一个变化的种晶层472G-474G。为了将源极和漏极材料放置于种晶层部分472G和476G之上，而不将源极和漏极材料放置于氧化的铝栅极结构上，需将476F部分移处。因为种晶层部分476F与种晶层部分472F和474F电气绝缘，476F部分可以通过一个硝酸铈铵(CAN)铬蚀刻电化学地移除。例如，种晶层部分472F和474F而非种晶层部分476F可与基片边沿的一个铜电气探针电气耦合，而蚀刻种晶层部分476F而非种晶层部分472F和474F。然而应当注意到，可以推想除另外一个实施例，其中可用图案制膜形成铬层472F和474F，而不形成铬层476F。这可以省去随后铬层476F的移除。

图4H显示了一个第八中间基片400H，其具有形成于沟道430H侧壁上的界面层482H和484H。该界面层可以为一个单层，稍厚于一个单层，小于约0.3mn，小于约0.5nm或小于约1nm(依赖于想要得到的肖特基势垒特性)。即，一些实例中，可使用一定量的足够的钝化材料，以终止所有的或大量的半导体沟道的悬空键，以得到表面的化学稳定性。界面层可以依照前述专利申请中讨论的工艺来形成。如同之前讨论的，可以推想到的钝化材料包括砷、氢、氟、氧和氮，且界面层484H和484H可以由一个钝化层和一个隔离层共同构成。

图4I显示了一个第九中间基片400I，其具有一个形成于种晶材料472H之上而在左底切突出之下的源极492I和一个形成于种晶材料474H之上而在右底切突出之下的漏极494I。源极和漏极具有一个厚度，其延伸到栅极绝缘体440I之上。理想情况下，该厚度可以被精确地控制。上述形成过程可能包括在种晶层472H和474H上镀互不相同的源极/漏极材料。这可能包括放置一层感光材料，照射该感光材料以曝光形成一个具有图案的沟道，移除该感光材料的一部分以曝光种晶层472H和474H，在种晶层472H和474H上镀源极/漏极材料，并移除感光材料的其余部分。根据一个实施例，源极和漏极材料为铝。或者，该源极和漏极材料可以是另一种理想的不同的金属或合金。

图4I所示的晶体管具有多项优点。一般来讲，该晶体管提供了一种简单的构建。这可以允许制造沟道长度小于50nm、小于20nm甚至小于10nm的晶体管。另一个优点是对界面层提供的肖特基势垒高度的更大程度的控制。该势垒高度可以被除源极/漏极和沟道的功函数的差异之外的界面层的特性控制，如钝化材料、层厚度和层形成条件。因为该界面层和源极/漏极材料不须容易与硅沟道形成硅化物，这种对势垒高度的控制能力可以被源极/漏极材料选择的更大的灵活性进一步加强。还有另外一个优点是通过使用一种高导电能力的金属替代经过掺杂的硅而得到的源极的低阻抗。因为掺杂剂的应用会导致一个对过程控制限制，对于一个大规模集成电路制造来讲，从连接移除掺杂剂一般是较具吸引力的。

图4I所示的晶体管的沟道-界面层-源极/漏级连接的独特性在于，半导体沟道的费米能级在一个临近该连接的区域内被解除钉扎，并且该连接具有一个小于约1000Ω-μm²的接触电阻率。对于所有根据本发明配置的晶体管这一点都是统一的。实际上，根据本发明可以获得小于或等于约10Ω-μm²甚至小于或等于约1Ω-μm²的最小接触电阻率。为了得到如此低的接触电阻，需选择一种具有一个临近N-型半导体的半导体导带的功函数或一个临近P-型半导体的价带的功函数的源极/漏极金属。该界面层所起的调节、校正或控制源极/漏极和半导体沟道之间势垒高度的钉扎解除功能包含了通过耦合于半导体材料以消耗悬空键而得到的沟道表面态的降低和通过提供阻止(源极/漏极金属的)电子波形穿刺到半导体沟道内部的一个厚度和能带隙而得到的一个半导体沟道内MIGS形成的降低。上述的电子波形可能穿刺到界面层并利用相应于界面层材料态能量在界面层内部形成MIGS。如同所需要的，可以通过选择一种界面层材料或具有一个比沟道半导体有较大能带隙或较高有效质量的材料来降低MIGS的密度及MIGS在界面层内的穿刺深度。在装置操作中，界面层可以可操作地传导流向半导体沟道或来自半导体沟道的电流。

在一些实施例中，可能需要使用一个具有一个单层厚度的界面层，或者例如在0.1nm和0.3nm之间，并且也具有一个宽能带隙(与沟道的半导体的能带隙相比)以便该界面层即可以对该费米能级解除钉扎(以至该障碍物的高度主要的依靠于连接材料主要特性。)又可以允许足够的电流经过它传递。在一些例子中，该界面可以仅仅包括足够数量的钝化材料以终止该半导体沟道的所有或大量的悬浮键，从而取得该表面的化学稳定性。其优越性在于，这样的界面层可以足够薄以便提供对电流的低阻抗(基于与势垒厚度上的直接沟道的指数关系)，这为许多半导体设备所需，同时还提供足够的半导体表面钝化以允许可调节的势垒高度。即，该界面层可以允许半导体的表面态的钝化及MIGS的减少(或消除)，以允许一个可让大量电流通过该界面层传导的具有一极薄层的可调的势垒高度。

正如上述专利申请中介绍的，可以通过很多方法来使该障碍物高度被做成可调节的。例如，可调节性可以通过调整费米能级钉扎来实现。也就是说，一些实施例可以允许一个足够薄的界面层以便不是所有在该半导体沟道中的MIGS的效果都被消除。而且，该钉扎可以通过该界面层厚度和界面材料选择的结合来改变。与该界面层接触的该金属可以被MIGS在不同材料中的不同能级中钉扎。相反地，或者另外，该半导体沟道钝化可以不被完成以便允许一个有效程度的未被钝化的态。完全的费米能级钉扎解除(即移除包括MIGS在内的所有在半导体沟道内的表面态)是另外一种选择，这种情况下可以通过选择一种拥有理想的功函数的纯金属或一种合金来简单地调整该势垒高度。

综上所述，一个用于制造一个在一个半导体基片上的晶体管的实施例包括：(1)在该半导体基片上通过氧化该半导体基片以形成一个半导体氧化物电介质层；(2)在该半导体氧化层上通过在该半导体氧化物上放置一个金属层和利用平版印刷曝光移除该被放置的金属层的一部分而形成一个金属栅级；(3)在该金属栅级被曝光的部分上通过氧化该金属栅级而形成一个金属氧化物电介质层；(4)通过移除被形成于该金属栅级上的金属氧化物保护的一部分半导体氧化层来形成一个栅极氧化物电介质；(5)通过移除没有被形成于该金属栅极上的金属氧化物保护的那部分半导体基片来形成一个半导体沟道结构；(6)通过移除一个位于该栅极氧化物左手端的下方并且在栅极氧化物的下面向该沟道顶端内部延伸的一个源极尖部和移除一个位于该栅极氧化物右手端的下方并且在栅极氧化物的下面向该沟道顶端内部延伸的一个漏极尖部来形成一个包含一个源极尖部的源极底切区域和一个漏极尖部的漏极底切区域的半导体沟道；(7)通过各向异性地放置种晶层材料，以使得种晶层材料不被放置于底切半导体暴露的侧壁表面上，并移除在底切半导体沟道上的部分被放置的种晶层材料，而在该底切半导体沟道的一个左手边形成一个源极种晶层并且在该底切半导体沟道的一个右手边形成一个漏极种晶层；(8)通过将钝化材料的至少一个单层(或者更少)与该底切半导体沟道的暴露的侧壁表面的半导体原子共价结合而在该底切半导体沟道的被暴露的侧壁表面形成一个界面层；(9)在该沟道的一个第一侧面上，包括钝化层上和在与该半导体沟道结构的第一部分的移除相对应的一个第一底切内，形成一个源极，并在该沟道的一个第二侧面上，包括钝化层上和在与该半导体沟道结构的第二部分的移除相对应的一个第二底切内，形成一个漏极。

IV.其他安排

图4I中所述的晶体管仅仅是本发明介绍的FETs种类的一个例子。现有技术中已知的其他FETs也可以通过将本界面层引入到源极/漏极-沟道连接来实现这样的益处。例如，所谓FinFETs可以引入这样的界面层。一个FinFET是一个超薄设备的一个例子，是根据在加州大学伯克利分院的研究者研发的一类的FET而命名的。常规的FinFET被具体的描述于Yang-KyuChoi et al.所写的“Nanoscale CMOS Spacer FinFET for the Terabit Era”，IEEE电子设备印刷品，25卷，数字1(2002年1月)，此处对其予以参照，同时这样的一个设备500的例子在图5A中被说明。正如所示的，一个finFET的沟道区由空隙决定的半导体鳍形成。

根据本发明的实施例，图5B显示了根据本发明的一个实施例进行修改以引入界面层522的Fin-FET520。在本实施例中，该半导体源极和/或漏极被一个金属源极和/或漏极所代替。该半导体FINS(即沟道)通过一个界面层接触这些源极/漏极区。

根据本发明的另一个晶体管被称为垂直MOSFET，例如E.Josse et al.在2001年关于VLSI技术的研讨会的的技术论文第5B-2号“Highperformance 40nm vertical MOSFET within a conventional CMOS processflow”，55-56页(2001)所介绍的，此处对其予以参考。垂直MOSFET以一个像沟道的柱子为特征夹于一个双层门中。该源极和漏极位于该沟道柱的末端。图6A显示了这样的一个结构600的例子。

图6B显示了根据本发明的一个实施例的一个被修改以引入界面层的垂直MOSFET620。这个晶体管相似于图6A中所描述的MOSFET，但是上层硅N区(这个例子中的漏极)已经被一个金属漏极所代替，并且通过一个界面层622与沟道区接触。因此这样的设备可以是不对称的，其在顶部接触面有一个钝化的硅/金属隧道连接，并且在该设备底部的基片侧面上有一个硅P-N连接。补充的设备可以在同一基片上通过首先位底部接触注入P和N区，然后使用两种不同的金属作为该沟道的顶部接触，两种金属各自具有选择的功函数以产生P-型或N-型装置。

图7A还说明了另一种晶体管类型700-MESFET。一个MESFET(金属半导体FET)用一个金属/半导体接触代替了邻近该沟道的栅极/绝缘体/半导体堆栈，特意地形成一个肖特基势垒。当一个被施加于栅极的电压导致了道沟道内的肖特基势垒的损耗宽度的变化时，该沟道电导系数将被调整。像在一个SOI基片里一样，所示的沟道区可以为一个薄硅层。

对于优化一个特定MESFET应用的效用来讲，可以需要或者提高或者降低肖特基势垒。如图7B所示，此目的可以通过在一个晶体管720上实施本发明来取得，其中一个特定的界面电介质和接触面金属可以被适当地选择。该界面电介质在该栅极和沟道之间形成了一个界面层722。在另外的实施例中，该栅极可以为多硅而不是一种金属。

V.晶体管在电系统中的应用

诸如此处描述的晶体管可以被用于芯片，集成电路，单片集成电路设备，微电子设备和许多电系统中的类似设备。可推想到的电子系统包括计算机系统(例如手提式电脑，便携式电脑，桌上电脑，服务器，大型机等)，硬件拷贝设备(例如打印机，绘图器，传真机等)，和其他的电气系统。例如，在一个实施例中一个计算机系统可以由一个具有这样的一个晶体管的微处理器组成以帮助执行指令。如同了解本发明的本领域内的一般技术人员可以理解的，该计算机系统可以包含其他的常规组件，但是不仅仅局限于一个总线或其他的通讯方法来传递信息，一个用来存储信息的存储器(例如一个动态存储器如RAM或者一个静态存储器如ROM)，一个显示设备，一个数据输入设备，和一个通讯设备例如一个调制解调器。这些设备中的任何一个或者所有的均可以包括根据本发明配置的晶体管。

因此，一个具有由源极到沟道和/或者从沟道到漏极的钝化连接的晶体管及一个用于形成这样的一个晶体管的方法已经被描述。尽管这些描述是关于一些特殊的实施例，其他各种各样的修改和变化可以被使用到在此处描述的技术上而不超出本发明所描述的范围。例如，除了铝以外的其他金属可以被使用在本发明所配置的晶体管中。可以被使用的低功函数金属包括Er，Eu，Ba，Cs，Ca，Ce，Rb，Sm，Y和Yb。所有这些金属的都具有小于3eV功函数。可被使用的高功函数的金属(与价带等同)包括Pt、Ir、Pd、Re、Ni、Co和Au。

以上所述，仅是本发明的较佳实施例而已，并非对本发明作任何形式上的限制，虽然本发明已以较佳实施例揭露如上，然而并非用以限定本发明，任何熟悉本专业的技术人员，在不脱离本发明技术方案范围内，当可利用上述揭示的方法及技术内容作出些许的更动或修饰为等同变化的等效实施例，但是凡是未脱离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何简单修改、等同变化与修饰，均仍属于本发明技术方案的范围内。