在PC机控制下用于超声射频信号分析的网络信息采集器

摘要

在PC机控制下用于超声射频信号分析的网络采集器属于信息计算机技术采集领域，其特征在于：它由PC机，A/D转换电路、SDRAM缓存控制电路、网络控制电路和配置调试电路四部分电路以及使四部分电路相互通讯的自定义总线组成，自定义总线通过STD总线板实现，四部分电路均安装在一个带有STD总线板的工控机笼内。本发明具有很好的适应特性和易于实现的优点，同时由于动态内存的应用，在大大扩大了缓存的容量的同时降低了成本。也由于采用以太网作为该采集器与PC机间的数据和指令通讯的媒介，从而使数据的采集和上载更容易实现和便于管理，同时也为远程数据采集提供了可能。

说明书

技术领域

在PC机控制下用于超声射频信号分析的网络信息采集器属于超声射频信号计算采集技术领域。

背景技术

超声射频信号的采集是基于超声射频信号的组织定征的重要组成部分之一。对于超声射频信号的采集器的设计要求是：高采样率(10M～20MHz)和大缓存(＞＝128M)。目前大多数射频信号采集器不是采用现有的一些工业用途的A/D卡，就是采用独立的高速数据采集器。其中采用工业用途的A/D卡实现的采集器因为PCI总线协议的规定最多只能采集64M字节的数据。而且在采集时该采集卡完全独占了PC机的PCI总线，中断了其它PCI插卡与CPU间正常通讯。而现有的独立的高速数据采集器都通过静态内存实现缓存，导致缓存过小且成本过高。同时，现有的独立的高速数据采集器与PC机间的指令和数据通讯多通过专用接口，在不同操作系统下均需要安装不同的驱动程序，限制了其通用性。

发明内容

本发明的目的在于克服已有技术的不足之处，设计出一种用于超声射频信号分析的网络信息采集器，它以一个自定义的内部总线为基础，通过A/D转换电路，SDRAM缓存控制电路，网络控制电路和配置调试电路四块插卡实现在20MHz采样率下连续采集128M字节的超声射频信号，以及通过TCP/IP协议和PC机之间实现网络通讯。

一种用于超声射频信号分析的网络信息采集器，由PC机，A/D转换电路，SDRAM缓存控制电路，网络控制电路和配置调试电路四部分电路以及使四部分电路相互通讯的自定义总线组成。所说的PC机为任意安装了网卡的PC机，操作系统可以选择支持网络操作的任何操作系统，本发明的一实施例中使用系统为Windows2000，以及安装有和本信息采集器配合的软件。所说的自定义的内部总线实现了各电路间的数据和指令的通讯。所说的A/D转换电路包括超声射频信号的前置放大及调整，帧同步信号调整，A/D转换芯片，实现A/D转换控制并将A/D转换数据送到自定义总线上的复杂可编程逻辑器件(CPLD，本发明的一种实施例中使用的是ALTERA公司的现场可编程逻辑矩阵-FPGA的ACEX系列芯片，但该公司称其产品都是CPLD，所以这里也称为CPLD)芯片，与之相连的CPLD配置和系统逻辑调试用单片机和固化在单片机程序存储器中的控制程序，以及用来为CPLD提供系统时钟的4倍频电路。所说的SDRAM缓存控制电路包括插入SDRAM内存条的DIMM接口插座，为CPLD提供系统时钟的6倍频电路，实现对SDRAM读写控制以及SDRAM刷新控制的CPLD并将SDRAM中的数据传送到自定义总线的CPLD芯片以及与之相连的CPLD配置和系统逻辑调试用单片机和固化在单片机程序存储器中的控制程序。网络控制电路包括网卡接口ISA插座，网络控制单片机和与之相连的数据锁存器，数据存储器以及固化在单片机程序存储器中的控制程序，用于网络控制单片机与自定义内部总线通讯的CPLD以及与之相连的CPLD配置和系统逻辑调试用单片机和固化在单片机程序存储器中的控制程序。所说的配置调试电路包括给系统提供电源的ATX电源接口，配置与调试用单片机与PC机通讯的串口和串口电平转换芯片，用于存储各电路中CPLD逻辑的FLASH存储器以及FLASH读写单片机和固化在单片机程序存储器中的控制程序，实现总线信号上拉的电阻排，和用于调试的CPLD芯片以及与之相连的CPLD配置和系统逻辑调试用单片机和固化在单片机程序存储器中的控制程序，还有为自定义总线提供时钟的时钟芯片。所说的四部分电路均通过插槽安装在一个带有STD总线板的工控机笼内。

超声射频信号分析系统由医用B超仪，网络信息采集器组成。包括医用B超仪，并从医用B超仪中引出超声射频信号和帧同步信号送到网络信息采集器。还包括网络信息采集器和为之提供电源的一台ATX电源。以及一台PC机和与之相连的一些输入设备(如键盘、鼠标等)、输出设备(如显示器、打印机等)、以太网通讯接口和其他设备(如磁盘驱动器等)。通过网络接口实现网络信息采集器与PC机的数据和指令的通讯。本发明的网络信息采集器作为独立的高速数据采集器实现了PC机控制下的高采样率的超声射频信号的连续采集。由基于视窗2000(Windows2000)专用程序实现的PC机的控制网络信息采集器的控制和采集到的数据的上载。

本发明的特征在于：

网络信息采集器，它包括以下各个电路：

A/D转换电路，它含有：

模拟部分：

B超射频信号通路：主要由输入为B超射频信号的输入阻抗匹配电路、前置放大电路和电平调整电路集依次串联组成，

帧同步信号通路：主要由输入为帧同步信号的信号波形调整电路构成，它是一个用通用运算放大器搭成的比较器，

A/D转换部分，它是一块TLC5540构成的A/D转换芯片，

A/D转换控制部分：它是一块复杂可编程逻辑器件CPLD1，它的输入端与上述A/D转换芯片，波形调整电路和系统时钟电路的各输出端相连；它的输出端与A/D转换芯片的时钟信号输入端相连；它和配置，调试用单片机互连，同时又和自定义总线STD互连；它内部由相互互连的A/D控制逻辑组件、调试串口逻辑组件和自定义总线接口逻辑组件三部分集成组成。其中，A/D控制逻辑的输入信号来自A/D转换芯片和帧同步信号通路，而输出的时钟信号送至A/D转换芯片，而调试串口逻辑与配置、调试用单片机互连。

配置、调试用单片机，它与一个锁存器相连，另外通过串行总线和STD总线相连；

时钟电路，它向CPLD1输出系统时钟信号；

SDRAM缓存控制电路，它含有：

同步动态随机存取存储器SDRAM，

用于实现对SDRAM读写、刷新控制并把SDRAM中的数据传送到自定义总线板STD的复杂可编程逻辑芯片CPLD2，它主要由通过DIMM插座对SDRAM的读写进行控制的控制逻辑组件，自定义总线接口逻辑组件，和配置、调试用单片机互连的调试串口逻辑组件，以及内部的不同宽度总线接口转换逻辑组件、地址累加器逻辑组件组成，

互连于SDRAM和对它的读写，刷新控制用CPLD之间的DIMM插座，

配置，调试用单片机，它和上述CPLD2互连，另外通过串行总线和STD总线相连；

时钟电路，它向CPLD2输出系统时钟信号

网络控制电路，它含有：

网络接口，它是分别连接着地址锁存器和静态RAM的网卡控制用单片机，网卡接口ISA插座，其上将插入一ISA网卡，通过网线和PC相连，

控制网卡与自定义内部总线通讯的复杂可编程逻辑芯片CPLD3，它主要由和自定义总线互连的自定义总线控制逻辑组件，和配置、调试用单片机互连的调试串口逻辑组件，和网卡控制用单片机互连的并口通讯逻辑组件，以及和网卡(网卡的ISA插座)互连的DMA控制逻辑组件集成组成，

配置、调试用单片机，它和CPLD3互连，另外通过串行总线和STD总线相连，它还有一个与PC控制机通讯用的串口和串口电平转换芯片

配置和调试电路，它含有：

调试用复杂可编程逻辑器件CPLD4，它是由与配置和调试用单片机互连的调试串口逻辑组件，和与自定义总线STD互连的自定义总线控制逻辑组件集成而成，

配置、调试用单片机，它和CPLD4互连

FLASH存储器，其中存储着上述各部分的CPLD1～CPLD4的逻辑，

FLASH读写单片机，它和FLASH存储器互连，它还经过串行总线与自定义总线板STD互连(连接方向和各配置、调试用单片机相反)，

串口和串口转换转换芯片，连接于PC控制机的串行口，并通过STD总线的串行总线和每一个配置、调试用单片机连接

时钟电路，为自定义总线提供10M时钟信号

自定义内部总线接口板STD，它与上述A/D转换电路、SDRAM控制电路、网络控制电路以及配置和调试电路中各自CPLD定义总线控制逻辑组件相互连，它含有以下自定义内部总线：

bCLK时钟信号，

bRST#复位信号，

bAD[31::0]32位地址和数据复用，定义与PCI总线同，

bC/BE[3::0]总线命令，相当于PCI总线的C/BE[3::0]的总线命令，

bFRAME#帧周期信号，相当于PCI总线信号的定义，

bMRDY#主设备准备好，与PCI总线的IRDY#定义相同，

bSRDY#从设备准备好，与PCI总线的TRDY#定义相同，

bREQ#总线占用请求信号，

bLOCK#总线占用锁定信号，

用于串行通讯的信号线bTXD和bRXD。

实验证明：

用本发明的一实施例，对信号发生器提供的1MHz正弦信号进行采样，从图13可以看出，波形为正弦波，无任何畸变，一个周期的数据点数恰好为20点。我们对从B超仪(无锡海鹰HY3100)引出的射频信号进行采集，在采集信号的同时，用超声波扇形探头对正常人的心脏进行扫描，从图14为用采集储存下的信号进行B超图重建的结果，结果和B超显示器显示的心脏结构图完全吻合。从图13，图14可以看出，我们的采样是非常准确的。

附图说明

图1.本发明的系统结构图。

图2.配置调试网络图。

图3.A/D转换电路框图。

图4.SDRAM缓存控制电路框图。

图5.网络控制电路框图。

图6.配置和调试电路框图。

图7.自定义总线部分的电路框图。

图8.自定义总线突发传送流程图

图9.(a)A/D转换控制电路原理图之一；

(b)A/D转换控制电路原理图之二；

b1.时钟电路

b2.信号波形调整电路

b3.A/D转换电路

图10.(a)SDRAM控制电路原理图之一；

(b)SDRAM控制电路原理图之二；

(c)SDRAM控制电路原理图之三；

c1.时钟部分

c2.控制部分

图11.(a)网卡控制部分的电路原理图之一；

a1.ISA网卡插座部分

a2.网卡驱动单片机部分

(b)网卡控制部分的电路原理图之之二；

图12.(a)配置和调试电路原理图之一；

a1.CPLD和自定义总线连接关系

a2.2.5V电源

a3.总线时钟部分

a4.ATX PC机电源插座

a5.上拉电阻排部分

(b)配置和调试电路原理图之二；

b1.串口电平转换电路

b2.串行口插座

b3.FLASH读写部分

b4.配置CPLD单片机部分

图13.采集1M正弦信号的结果。

图14.采集B超射频信号重建的B超图像。

具体实施方式

整个系统可以工作在配置与调试状态和数据采集上载两种状态。

在配置与调试状态，PC机通过串行口与配置调试电路中用以读写FLASH的单片机，以及各电路中用以CPLD的配置和系统逻辑调试的单片机相连，组成配置调试网络。该网络的工作流程是：FLASH读写单片机从FLASH存储器中读出各电路中CPLD的配置信息。并通过配置调试网络，将这些配置信息送到相应的CPLD配置和系统逻辑调试用单片机。再由CPLD配置和系统逻辑调试用单片机按收到的配置信息配置对应的CPLD。PC机通过串口可以监视该配置过程直到结束或中止该过程。之后，PC机就可以通过配置调试网络给FLASH读写单片机发送指令实现FLASH存储器中配置信息的更新。或通过配置调试网络，PC机可以对系统中的各CPLD的逻辑设计进行调试。配置与调试状态的工作流程可参见附图2。在数据采集上载状态时，系统的指令与数据流程如下：首先有PC机通过以太网接口向网络信息采集器发出数据采集指令。该指令被网络控制电路接受，而后网络控制电路将申请自定义的内部总线的控制权。在获得自定义的内部总线的控制权后，网络控制电路将数据采集指令通过该总线传送给A/D转换电路。A/D转换电路接到指令后申请自定义的内部总线的控制权。在获得自定义的内部总线的控制权和接收帧同步信号的下降沿或等待同步信号超时，A/D转换电路启动A/D转换，并将转换的数据通过自定义的内部总线传输到SDRAM缓存控制电路，由SDRAM缓存控制电路数据存储在SDRAM内存条中。转换数据的长度由转换指令给出。在转换过程中，PC机可以通过以太网查询转换是否结束。在转换结束后PC机给出数据上载指令将存储在SDRAM内存条的缓存数据上载到PC机中。上载指令由PC机通过以太网接口向网络信息采集器发出。该指令被网络控制电路接受，网络控制电路再申请自定义的内部总线的控制权。而后通过内部总线，网络控制电路读取存储在SDRAM缓存控制电路中的缓存数据。并将该数据通过太网接口上传到PC机中。直到PC机接受了所有缓存数据，则完成了一次完整的数据采集上载操作。

本发明一种用于超声射频信号分析的网络信息采集器实施例，由A/D转换电路，SDRAM缓存控制电路，网络控制电路和配置调试电路四部分电路组成及PC机，四部分电路通过自定总线实现相互通讯。下面对这几大部分分别介绍。

自定义的内部总线是参考PCI总线的定义在ISA总线板上定义实现的。它由如下信号组成：bCLK时钟信号；bRST#复位信号；bAD[31::0]32位地址和数据复用，定义与PCI总线同；bC/BE[3::0]总线命令，相当于PCI总线的C/BE[3::0]的总线命令；bFRAME#帧周期信号，相当于PCI总线信号的定义；bMRDY#主设备准备好，与PCI总线的IRDY#定义相同；bSRDY#从设备准备好，与PCI总线的TRDY#定义相同；bREQ#总线占用请求信号；bLOCK#总线占用锁定信号。除了以上这些信号外，总线上还定义了两条用于串行通讯的信号线bTXD和bRXD。有关总线的工作流程可参见附图7及附图8。

A/D转换电路是本网络信息采集器的关键设计之一。高速数据采集器通过它实现20MHz采样率、8bit采样精度的有同步触发信号的采样。这通过选择A/D转换芯片和电路设计实现。它由模拟、A/D转换和数字三个部分组成。其中模拟部分又分为B超射频信号和帧同步两条通路。其中B超射频信号通路又主要由输入阻抗匹配、前置放大和电平调整三部分组成。帧同步信号通路主要由通用运算放大器搭成的比较器作为信号波形调整电路，去除干扰。A/D转换芯片选择的是TLC5540芯片。它是Texas Instruments公司的8位模数转换器，输入带宽为75MHz，最大转换速率达到40MHz。A/D转换电路的数字部分主要实现A/D转换控制和总线控制。这里主要通过使用在Altera公司的ACEX 1K系列的EP1K10TC100-3上通过VHDL语言编程来实现这些控制。该VHDL代码由自定义总线接口、A/D转换控制逻辑和调试串口逻辑组成。A/D转换电路的框图见图(3)

A/D转换电路的电路原理图可参见图9(a)，图9(b)。主要元件包括，在图9(a)中，UBF1(EP1K10P100)为我们使用的的CPLD，由它实现对A/D转换的控制。U601(RC1117)为电压转换芯片，用以产生2.5V电压。U401(MSC2051)即配置和调试用的单片机，U402(74HC244)为锁存器。S1(STD)为自定义总线板，用以将电路板插到STD总线插槽。图9(b)中，U9001(ICS601)为时钟芯片，用于将10M的总线频率4倍频到40M，为CPLD提供工作频率。UADC002(LT1225)为射频信号前置放大芯片。UADC001(TLC5540)为A/D转换的芯片，UADC004A(LF442)为射频信号提供一直流偏置，用来将射频信号的电压范围转换到TLC5540的输入电压范围。UADC004B(LF442)为信号波形调整电路，为同步信号去除干扰。

CPLD相关引脚定义及连接关系如下：clk(UBF1-39)是芯片内系统时钟，频率是40MHz，U9001(ICS601)将从总线输入的10M时钟(U9001-8)4倍频之后，从U9001-1输出到CPLD；ADCD[0..7](对应于UBF1-34，UBF1-43，UBF1-45到UBF1-50)是A/D转换结果输入，TLC5540完成AD转换后，从UADC001-10到UADC001-3将八位转换结果输出到CPLD；ADCCLK(UBF1-33号脚)是CPLD时钟输出，频率为20MHz，由CPLD内部逻辑产生，输出到UADC001-12作为A/D转换时钟；CSIGNAL(UBF1-29)是帧同步信号输入，帧同步信号从外部经CON2(NADC002)输入到以UADC004B(LF442)为中心的帧同步调节电路，调节后信号从输出脚UADC004-7经过一电阻RADC009，输出到UBF1-39；单片机U401(MSC2051)的P1.6，P1.5和P1.4经过锁存U402(74HC244)连接到CPLD的引脚aCONFIG#(UBF1-51)，aDCLK(UBF1-75)，aDATA0(UBF1-76)，用以向CPLD写入配置数据，CPLD的aCONFIG_DONE(UBF1-1)和aSTATUS#(UBF1-25)通过锁存连接到单片机的P1.3和P1.2，用以返回配置状态给单片机。CPLD其它管脚(管脚名以b开头的)用于与STD总线即S1通讯。还有个别未在图上画出的，均是电源或者接地。

另外，射频信号从外部经CON1(NADC001)输入后，先经UADC002(LT1225)前置放大，得到范围到-5V-+5V的信号从UADC002-6输出。因为A/D转换芯片输入范围是0.6V到2.6V。需要电平调整电路将前置放大的输出的射频信号电平调整到A/D转换的输入电平。首先通过两个串联的50K的电阻(RADC201，RADC202)取出A/D参考电压的中间电平，并通过5K的电位器进行微调。该中间电平由通用运算放大器LF442搭成的跟随电路与通过电容隔直后的前置放大器输出的射频信号相叠加。从而实现所需的电平转换。转后的信号输到A/D转换芯片TLC5540信号输入脚UADC001-19。

SDRAM缓存控制电路实现了A/D采集过程中数据的缓存，并在数据上传过程中由网络控制电路从数据缓存电路中读取缓存的数据。对于高频大数据量采集系统，数据缓存电路的设计十分重要。在本实施例中它实现了128Mbyte的存储空间和160bps的读写速度。SDRAM缓存控制电路它由CPLD与CPLD的配置、调试电路以及SDRAM的DIMM插座组成，并以作为SDRAM和自定义总线的桥接器的CPLD为核心。该CPLD的VHDL编程代码主要由自定义总线接口逻辑、不同宽度总线接口转换逻辑、地址累加器逻辑、SDRAM控制逻辑和调试串口逻辑组成。图4为SDRAM缓存控制电路的框图。

SDRAM缓存控制电路的原理图可参见图10(a)，图10(b)和图10(c)。主要元件有，附图10(a)中的DIMM插座S2(SDRAM_DIMM)，用以插上一条商用128M SDRAM。图10(b)中的U101(EP1K30QC208)，为实现SDRAM读写控制及与总线通讯的CPLD，图310b)中的S1，以及图10(c)中的S1(STD)，U9001(ICS601)，U401(MSC2051)，U402，功能同A/D转换控制电路中同名元件，区别是此处ICS601产生的是60MHz的时钟信号。

DIMM接口定义的信号线基本与SDRAM的管脚相同。从图10(a)中，可以看到，引脚定义包括：1.地址和数据信号：sBA[0，1]为页地址(S2-122，S2-39)，sA[0..11]为地址信号总线，sDQMB[0..7]为数据输入输出口。2.系统信号：sCLK时钟信号(S2-42，S2-125，S2-79，S2-163)。3.控制信号：sRAS#行地址输入(S2-115)、sCAS#列地址输入(S2-111)、sWE#写使能信号(S2-113)。另外，DIMM接口把内存的数据信号总线的宽度扩展为64位，对应于S2的sDQ[0..63]。同时通过4个选通信号sS[0..3]扩展地址范围(S2-30，S2-114，S2-45，S2-129)。一般内存条上都有一片串行EEPROM，用来存储内存插条的参数信息，因此DIMM接口上有sSDA(S2-82)，sSDL(S2-83)用来访问该EEPROM。

SDRAM的存取控制是通过CPLD进行。选取的CPLD为U101(EP1K30QC208-2)。因此引脚定义包含了和DIMM插座相连的引脚，即传输数据的sDQ[0..63]，传输地址的sA[0..11]，另外用以控制SDRAM的sS[0..3](U101-100，U101-99，U101-73，U101-71)，sCAS#(U101-112)，sRAS#(U101-97)，sWE#(U101-113)，sCK(U101-111)。时钟信号clk(U101-79)。用以配置EEPROM的sSDA(U401-19)和sSDL(U401-11)。另外aCONF_DONE(U101-2)，aSTATUS#(U101-52)，aCONFIG#(U101-105)，aDCLK(U101-155)，aDATA0(U101-156)功能同A/D转换控制电路。CPLD其它管脚(管脚名以b开头的)用于与STD总线即S1通讯。CPLD还有个别未在图上画出的管脚，均是电源或者接地。

附图4(c)为SDRAM缓存控制电路中配置CPLD单片机部分，以及时钟电路。单片机和CPLD的连接关系和A/D转换电路中的相连关系基本类似，单片机U401(MSC2051)的P1.6，P1.5和P1.4经过锁存U402(74HC244)连接到CPLD的引脚aCONFIG#(U101-105)，aDCLK(U101-155)，aDATA0(U101-156)，用以向CPLD写入配置数据，CPLD的aCONFIG_DONE(U101-2)和aSTATUS#(U101-52)通过锁存连接到单片机的P1.3和P1.2，用以返回配置状态给单片机。使用时钟芯片依然是ICS601，SDRAM缓存控制电路中，CPLD的工作频率为60M，即ICS601将从U9001-8输入的10M STD总线频率6倍频后由U9001-1送至CPLD(U101-79)，而CPLD通过内部逻辑为SDRAM提供30M时钟，从(U101-111)输出到(S2-42，S2-79，S2-125，S2-163)。

网络控制电路实现了接收来自10M以太网的指令，并按照这些命令的指示控制自定义总线上的其它电路。它可以分为由单片机和网卡组成的网络接口和以CPLD为核心的自定义总线接口两部分。网络接口以ATMEL公司的单片机AT89C51为核心，它与地址锁存器，静态RAM组成了一个完整的单片机系统。因为本系统使用的网卡是以DM9008为控制芯片的ISA总线以太网卡。而ISA总线是一个异步总线，它的读写时序与51系列单片机的时序相同。所以该网卡可以较容易的接入单片机系统。由于这里只使用了静态RAM、网卡和作为自定义总线控制的CPLD，共3个外部芯片。所以本系统仅使用单片机外部地址线的最高2位(P2.7和P2.6)作为这3个芯片的选择信号。其电路框图可见图5。另外，本实施例中在单片机内实现了TCP/IP协议，使本系统可以很方便地实现与INTERNET交换信息。

网络控制电路的电路原理图可参见图11(a)和图11(b)。其主要元件包括，图11(a)中，U6(89C51)为单片机，用来控制网卡的操作。J7和J10合起来为ISA总线板的插座，实际使用时将插上一张ISA总线的网卡。U5(74HC373)为锁存，U7(62256)为扩展的RAM。附图5(b)中，UBF1(EP1K10TC100-3)为我们选用的CPLD，U601为CPLD提供2.5V电源。S1(STD)，U401(MSC2051)和U402(74LV244)功能和前两部分电路功能相同。

这部分电路为一个51单片机的典型应用，地址总线ADDR[8..14]，数据总线DATA[7..0]，单片机U6(89C51)通过ADDR15，ADDR14实现对ISA网卡，扩展RAM，CPLD分别选通，单片机的RD(U6-17)分别和ISA网卡，扩展RAM，CPLD的读选通管脚相连(CPLD读选通管脚为UBF1-29)，单片机的WR(U6-16)分别和ISA网卡，扩展RAM，CPLD的写选通管脚(CPLD写选通管脚为UBF1-30)相连。CPLD使用了Altera公司的ACEX1K系列的EP1K10TC100-3，其引脚定义包括和STD总线通讯的管脚(网络名以b开头)及和单片机配置CPLD所用的引脚：aCONF_DONE(UBF1-1)，aSTATUS#(UBF1-25)，aCONFIG#(UBF1-51)，aDCLK(UBF1-75)，aDATA0(UBF1-76)，这些管脚和外围元件的相接和前两部分电路基本一样，不再重复说明。另外还有用以和网卡控制单片机相连的I/OWRITE(UBF-30)，I/OREAD(UBF1-29)，ADDR[14..15](UBF1-31，UBF1-32)，DATA[0...7](UBF1-33，UBF1-43到UBF1-50)。工作时钟bCLK(UBF1-90)。这部分电路CPLD直接用总线时钟做为工作时钟，没有单独的时钟电路。其余的引脚(引脚名以b开头的)均用来和STD总线通讯即和S1(STD)相连。末在电路图上画出的管脚均为电源或者接地。

配置与调试网络：系统中大量使用了Altera公司的CPLD，ACEX 1K系列的芯片来实现与自定义总线通讯和各插卡自身逻辑的控制，包括SDRAM控制、A/D采集控制、网卡与自定义总线间DMA通讯。这些CPLD芯片是使用片内的静态RAM来存储CPLD的配置参数，所以在每次上电后，都需要对它们重新进行初始化操作。所以，本系统专门建立了一个配置网络。同时在为了实现对系统各部分的调试，在配置网络上搭载了调试信息，合成为配置与调试网络。该网络以配置调试电路为核心，并包含其它各电路中的调试配置执行电路。配置调试电路由FLASH芯片、单片机、用于调试其它电路的CPLD、自定义总线上的电源供应电路、以及为各基于OC门的通讯信号提供上拉的电阻排电路和自定义总线的时钟信号产生电路组成。其中用于调试其它电路的CPLD的VHDL代码由自定义总线接口和调试串口逻辑组成。配置和调试部分的电路框图见图6。

配置与调试部分的电路原理图参见图12(a)和图12(b)。主要元件包括，图12(a)中，UBF1(EP1K10P100)为用于和总线通讯的CPLD；2.5V电源产生芯片U601(RC1117)为CPLD提供2.5V电源。U9001(ICS601)为时钟芯片；Y9001为10M晶振；J9001为电源插座；用以插于PC机使用的ATX电源插头；R9014-R9017为电阻排，为各基于OC门的通讯信号提供上拉。图12(b)中，MAX232用以实现读写各配置和调用单片机通过串行方式和PC机联系；CON302为串口线接入的插座；U303(NX25F080A)为一片FLASH，存储各CPLD的配置；U301(MSC2051)为读写FLASH的单片机；S1(STD)，U401(MSC2051)和U402(74LV244)功能和前三部分电路功能相同。

这里CPLD选用了EP1K10TC100-3。其引脚定义和网卡控制部分完全一样(注：网卡控制部分中定义的I/OWRITE，I/OREAD，DATA[0..7]，ADDR[14..15]在本部分中不起作用)，和配置和调试用单片机，2.5V电源产生芯片U601(RC1117)，金属指S1连接关系和网卡控制电路完全一样，故此处不再详述。U301(MSC2051)通过四个输入输出口(SF_SI，SF_SO，SF_SCK，SF_CS#)实现SPI口，进行FLASH中的读写操作，并通过和STD总线的bTxd和bRxd相连的(RXD)P3.0及(TXD)P3.1)从FLASH内读出各CPLD的配置以串行方行送至各配置CPLD的单片机，由那些单片机对CPLD进行配置。本部分电路比较简单，此处不再详叙。

另外，本实施例中使用PC配置为PII667，256M内存，带一张TPLINK的网卡，操作系统为Windows 2000，在VB环境下开发了基于网络通讯的采集软件。由于硬件设计中，网卡控制电路对网卡的控制基于标准TCP/IP协议，所以PC上不需要额外安装任何驱动程序，软件开发也很容易。由于基于标准TCP/IP协议，如果要把该系统移植到其余操作系统，如LINUX下，也很简单。