具有磊晶基极双载子连接晶体管的自对准制造方法与结构

摘要

一种具有磊晶基极双载子连接晶体管的自对准制造方法，包括：形成一浅沟渠隔离结构于半导体底材中；接着，形成一氧化层于底材之上；随后，形成一第一掺杂多晶硅层于氧化层之上；然后，图案化第一掺杂多晶硅层于氧化层之上，以形成射极窗；之后，执行一的离子布植的制程，以于射极窗下的底材中形成集极区域；接着，去除射极窗下的氧化层；然后，沉积一磊晶材质于第一掺杂多晶硅层与底材之上，以形成基极区域于集极区域之上；随后，沉积一介电层于磊晶材质之上；之后，蚀刻介电层以于射极窗中磊晶材质的侧壁形成内层间隙壁；接着，沉积一第二掺杂多晶硅层于磊晶材质之上与射极窗之中；最后，蚀刻第二掺杂多晶硅层以形成射极插塞于射极窗中。

说明书

(1)技术领域

本发明与一种双载子连接晶体管(Bipolar Junction Transistor：BJT)的制造有关，特别是有关一种双载子连接晶体管的自对准(self-aligned)的制造方法。

(2)背景技术

双载子连接晶体管是同时利用电子(electrons)和空穴(holes)两种载子来传导电流的晶体管元件，其具有射极(Emitter)、基极(Base)与集极(Collector)三个电极。双载子连接晶体管的作用是将输入电流信号加以放大，因此其可以成为电压信号的转移电流放大器。

双载子连接晶体管的优点是速度比一般的金属氧化物半导体晶体管(MOSFET)快，但因为其作用时耗能高，所以当元件的集积度增加时，散热问题就成为双载子连接晶体管应用上的一大阻碍。但是，在某些特殊的应用上还是需要使用双载子连接晶体管的设计，因此，有一些应用产品，例如双载子互补式金属氧化物半导体(BiCMOS)，是利用双载子连接晶体管速度快加上金属氧化物半导体晶体管低散热的优点而结合的半导体元件。

上述结合双载子与互补式金属氧化物半导体(CMOS)两种结构的半导体元件结构，其是将电路中需要高速度与高电流驱动的部份以双载子元件来制作，而需要高集积度与低耗能的部份就以互补式金属氧化物半导体来制作。因此，其元件的特点在于能提供速度更高、杂讯更低以及功率较低的特性。

另外一方面，还有一种应用的双载子晶体管，名称为异质接面双极晶体管(Hetro-junction Bipolar Transistor：HBT)，其是为利用砷化镓(GaAs)材料所生产的元件，其为应用在微波中的一种元件结构，是目前较新的双载子晶体管制造技术。异质接面双极晶体管的射极、基极与集极的排列方式呈垂直排列，而且通道内的电子流也呈垂直方向，由其结构上的特点，可以达成甚高的功率密度。也就是说，在同样的输出功率要求下，异质接面双极晶体管的晶粒大小(diesize)可以较小，而且仅需要单一的电压来源即可运作。

由于异质接面双极晶体管具有线性效果佳及功率效益(power efficiency)良好的特性，因此，异质接面双极晶体管已经成为移动电话及个人通讯服务的关键性元件技术。

虽然上面所述的元件的应用非常的广泛，但是，传统的双载子连接晶体管制造方法中有一些缺点，例如：传统的双载子连接晶体管制造中，外基底阻值(extrinsic base resistance：Rbb’)会随着磊晶基材(expitaxy base)在氧化层/氮化层/多晶硅层上的厚度改变而改变；集极区域的离子布植(SIC)制程是在沉积磊晶基材制程之后，因此会破坏磊晶基材；另外，集极与基极(CB)连接的电容也太高了，这样会影响电子(electrons)和空穴(holes)两种载子的运作速度。

因此，鉴于先前技术的缺失，并考虑到下一代(next generation)的双载子连接晶体管制程中射极窗的宽度越来越小，于微影制程中所产生的射极窗与主动区域间的对准极限(margin)问题。必须提供另一种双载子连接晶体管的制造方法以解决上述的问题。

(3)发明内容

鉴于先前技术的缺失，本发明的主要目的为提供一种具有磊晶基极双载子连接晶体管的自对准制造方法。

本发明提供一种具有磊晶基极双载子连接晶体管(BJT)的自对准制造方法，其是包括：形成一浅沟渠隔离(STI)结构于半导体底材中。接着，形成一氧化层于底材之上。随后，形成一第一掺杂多晶硅层于氧化层之上，其中第一掺杂多晶硅层中具有一第一种型态的离子。之后，图案化第一掺杂多晶硅层于氧化层之上，以形成射极窗。接着，执行一第二种型态的离子布植，以于该射极窗下的底材中形成集极区域。随后，去除射极窗下的氧化层。然后，沉积一磊晶材质于第一掺杂多晶硅层与底材之上，以形成基极区域于集极区域之上，其中磊晶材质中具有第一种型态的离子。之后，沉积一介电层于磊晶材质之上。接着，蚀刻介电层以于射极窗中磊晶材质的侧壁形成内层间隙壁。随后，沉积一第二掺杂多晶硅层于磊晶材质之上与射极窗之中，其中第二掺杂多晶硅层中具有第二种型态的离子。最后，蚀刻第二掺杂多晶硅层以形成射极插塞于射极窗中。

(4)附图说明

本发明的较佳实施例将于往后的说明文字中辅以下列图形进行更详细的阐述：

图1为显示本发明于底材上形成氧化层的示意图；

图2为显示本发明于氧化层上形成掺杂多晶硅层的示意图；

图3为显示本发明于底材上形成射极窗的示意图；

图4为显示本发明沉积磊晶基底的示意图；

图5为显示本发明于射极窗中形成间隙壁的示意图；

图6为显示本发明形成射极插塞的示意图；以及

图7为显示本发明形成硅化层的示意图。

(5)具体实施方式

本发明揭示一种有关于双载子连接晶体管的制造技术，详言之，本发明提供一种具有磊晶基极双载子连接晶体管的自对准制造方法。下面提供其较佳实施例的详细说明，但所述的较佳实施例的说明并非用以限定本发明。

请参考图1，于底材100上形成氧化层120。其中上述底材100具有浅沟渠隔离(shallow trench isolator；STI)110形成于其中，浅沟渠隔离110的作用在于隔离不同的晶体管，使每一晶体管之间能独立运作。上述氧化层120例如是以化学气相沉积的方法形成的氧化物(oxide)，而其厚度大约为50~500埃。接着，沉积掺杂多晶硅层130于氧化层120之上。

在一较佳实施例中，掺杂多晶硅层130的形成步骤，可以先使用化学气相沉积法，借着将多晶硅(例如为硅甲烷：silane，化学式为SiH₄)加热解离来沉积所需的多晶硅层或非晶硅层(amorphous-Si)，而在沉积多晶硅层的程序完成后，再借着离子植入方法，将掺质(dopant)植入多晶硅层之中，以形成掺杂多晶硅层130于氧化层120之上。另外一种方法，亦可在多晶硅沉积反应中进行同步掺杂(in-situ doping)程序，以于氧化层120之上形成掺杂多晶硅层130。上述步骤可以降低所形成的掺杂多晶硅层130的电阻值。此外，上述掺杂多晶硅层130中的离子型态与双载子连接晶体管(BJT)基极的离子型态一致，例如为P-型态离子或者是N-型态离子，而其厚度大约为2000~4000埃()，请参考图2。

然后，请参考图3，其显示本发明于底材上形成射极窗的示意图。接着，于掺杂多晶硅层130之上进行一微影制程，以形成光阻图案与蚀刻区(未图示)，随后，以光阻图案为蚀刻罩幕进行一蚀刻掺杂多晶硅层130的制程，蚀刻直到与氧化层120裸露(exposed)出来为止。也就是，蚀刻完成后于氧化层120上形成射极窗(emitter window)140。然后，再将光阻去除。

继续参考图3，其所显示本发明沉积磊晶基底的示意图。之后，执行一离子布植的制程，以于射极窗140下的底材100中形成离子布植区域150。上述离子布植区域150是为双载子连接晶体管的集极所在区域。接着，去除射极窗140下的氧化层120。上述去除氧化层120的方法可以藉由使用HF溶液、阻障氧化层蚀刻(BOE)溶液或其他类似的溶液来进行。然后，参考图4，沉积一磊晶材质160于掺杂多晶硅层130与底材100之上，以形成基极区域于集极区域之上。其中上述磊晶材质160的离子型态与双载子连接晶体管集极的离子型态相反，其例如为N-型态离子或者是P-型态离子。

请参考图5，其为显示本发明于射极窗中形成间隙壁的示意图。之后，于磊晶材质160之上沉积一介电层，此介电层包括利用化学气相沉积法技术所形成的氧化物或氮化物/氧化物。上述沉积两层氮化物/氧化物可以避免蚀刻损坏(etching damage)的问题。接着，利用蚀刻介电层，以于射极窗140中磊晶材质160侧壁形成内层间隙壁170。上述的蚀刻方法例如是以回蚀(etchback)法的方式进行。

请参考图6，其所显示为本发明形成射极插塞的示意图。然后，沉积另一掺杂多晶硅层于射极窗140之中与磊晶材质160之上。

在一较佳实施例中，上述掺杂多晶硅层的形成步骤以两次沉积的方式来进行，第一次沉积厚度较薄的多晶硅层以填入部分射极窗140中，第二次沉积的多晶硅层将完全填满射极窗140，如此即形成掺杂多晶硅层于磊晶材质160之上与射极窗140之中。而其方法一样可以先利用化学气相沉积法，借着将多晶硅(例如为硅甲烷：silane，化学式为SiH₄)加热解离来沉积所需的多晶硅层或非晶硅层(amorphous-Si)。而在沉积多晶硅层的程序完成后，再借着离子植入方法，将掺质(dopant)植入多晶硅层之中。如此方式进行两次，以形成掺杂多晶硅层于磊晶材质160之上与射极窗140之中。另外一种方法，同样亦可在多晶硅沉积反应中进行同步掺杂(in-situ doping)的程序，以于磊晶材质160之上与射极窗140之中形成掺杂多晶硅层。上述步骤可以降低所形成的掺杂多晶硅层的电阻值，这层材质也可用磊晶成长同步掺杂的多晶硅、非晶硅(amorphous-Si)或单晶硅。此外，上述掺杂多晶硅层中的离子型态与BJT集极的离子型态一致，例如为P-型态离子或者是N-型态离子。

接着，利用回蚀(etch back)法蚀刻上述掺杂多晶硅层，以于射极窗140中形成多晶硅插塞(poly plug)180，此多晶硅插塞即为射极插塞(emitterplug)。其中上述双载子连接晶体管的集极区/基极区/射极区为N/P/N型态或者是P/N/P型态。

请参阅图7，其所显示为本发明形成硅化金属层的示意图。然后，于射极插塞形成后，进行一微影制程以形成光阻图案与蚀刻区(未图示)。随后，以光阻图案为蚀刻罩幕进行一蚀刻磊晶材质160与掺杂多晶硅层130的制程，蚀刻完成后，留下部分的磊晶材质160与掺杂多晶硅层130；此为形成外部基极接线的图形。之后，再将光阻去除。

接着，于去除部分磊晶材质160与掺杂多晶硅层130之后，进行快速热回火(Rapid Thermo-Annealing：RTA)的制程。上述快速热回火的制程，可以让掺杂多晶硅层中的离子有进一步扩散的机会，另外也可以让氧化层更致密(densify)，结果可以使得掺杂多晶硅层与氧化层的品质(quality)更好。然后，于快速热回火(RTA)制程之后进行沉积一硅化金属(Salicide)层。一般而言，上述的硅化金属层可藉由熟知的技术予以完成。例如，在磊晶材质160、内层间隙壁170以及多晶硅插塞(poly plug)180上以溅镀程序形成一金属层。上述的金属例如是：Ti，Pt，Co，W，Ni，Pd，Cr等等。最后，进行一微影、蚀刻制程，以于多晶硅插塞180、磊晶材质160之上与磊晶材质160、掺杂多晶硅层130的侧壁形成硅化金属层190。

如上述的实施例，本发明因此提供一种自对准的技术，其优点至少有下述几个：

第一：对于双载子互补式金属氧化物半导体(BiCMOS)元件的制程而言，利用本发明的制造方法可以节省两个光罩；

第二：本发明中外基底阻值(extrinsic base resistance：Rbb’)是降低并且容易重复的(repeatable)，而且Rbb’将不会随着磊晶基材(expitaxybase)在氧化层/氮化层/多晶硅层上的厚度改变而改变；

第三：本发明的自对准技术中，集极区域的离子布植制程是在沉积磊晶基材制程之前，因此不会破坏磊晶基材，也不会增加集极与基极(CB)连接的电容；

第四：由于集极与基极(CB)连接的区域明显的变小了，因此，集极与基极(CB)连接的电容将比基底双载子连接晶体管(baseline BJT)的电容还小；

第五：本发明最重要的应用的一包括了其磊晶基材为SiGe的异质接面双极晶体管的制造。

对熟悉此领域技术人员来说，本发明虽以一较佳实例阐明如上，然而其并非用以限定本发明精神。在不脱离本发明的精神与范围所作的修改与类似的安排，均应包含在下述的权利要求所限定的范围内，这样的范围应该与覆盖在所有修改与类似结构的最宽广的诠释一致。因此，阐明如上的本发明一较佳实例，可用来鉴别不脱离本发明的精神与范围内所作的各种改变。