非易失性静态随机存取存储器存储单元

摘要

本发明是有关于一种非易失性静态随机存取存储器存储单元，为一在电源消失后具有存储功能的存储单元，包括有一静态随机存取单元与一非易失性存储单元，其具有静态随机存取存储器的随机存取的特性，同时在电源关闭后，亦可将数据存入非易失性存储单元中，待电源供应后，又能自动将非易失性存储单元中的数据回复至静态随机存取单元中。

说明书

技术领域

本发明是关于一种静态随机存取存储器的存储单元，特别是一种非易失性静态随机存取存储器的存储单元。

背景技术

在数字系统运作中时常需要不断的读取与储存数字数据，因此具有存储功能的存储元件为实现数字系统的重要组件，可分成几类：随机存取存储器(Random Access Memory)、串行存取存储器(Serial Access Memory)、内容存取存储器(Content Access Memory)。

而在半导体的存储器中通常使用一个由储存单元(cell)所形成的数组，每一单元可储存一位的数据。当需要时可以随意地将数据存放到每个储存单元中或自其取出，所以这种存储器又称为随机存取存储器(RandomAccess Memory，RAM)，有别于只读存储器(Read Only Memory，ROM)。RAM的主要优点在于矩阵中任一位的存取时间都相同，但其缺点是当电源消失时，所有的数据都会遗失，这种情形被形容为易失性(volatile)，也就是说电源一关掉，存放在RAM中的数据就消失了。而存放在ROM中的数据可以一直保存，不因电源关闭而消失。所以ROM也被称为非易失性存储器(Nonvolatile Memory)。

因此，依据存储器的储存特性可分为易失性(volatile)及非易失性(nonvolatile)存储器两类，其最大的差别便在电源关闭后，非易失性存储器的存储数据仍能持续被保存。易失性存储器以静态随机存取存储器(SRAM)与动态随机存取存储(DRAM)为代表，非易失性存储器有只读存储器(ROM)、可程序只读存储器(PROM)、可擦可编程只读存储器(EPROM)、电子可擦可编程只读存储器(EEPROM)、以及快闪存储器(flash)，其中ROM只能写入数据，不能修改，EPROM需用紫外线才能更改数据；EEPROM则利用电压改数据。

但由于随机存取存储器其无法持续保持数据的特性，现有技术遂提出一种非易失性静态随机存取存储器(Non-volatile SRAM，nvSRAM)以解决RAM先天的限制，以拓展RAM的应用。因为在一些掌上型或可携式的数字产品均是由电池来作为其电源来源，一旦当电池无法持续供电或替带电源无法立即替代的情形下，储存在存储器中的数据便会立即遗失。在这种情形下，使用nvSRAM即是一种合适的技术解决方案，包括有两个部分，一为静态随机存取单元，一为具非易失特性的存储单元，其中SRAM的部分是当有电源供应时，用来暂时存取数据，非易失特性存储单元部分则用以在电源消失时储存数据，并且在电源供应恢复时，可以将数据回复到SRAM的部分中。

这种nvSRAM在研发上的一项重要因素是必须在电源完全消失前能够快速完全的将数据储存到非易失特性存储单元中，因此现有技术有提出一种快速储存能力的nvSRAM，如美国专利号6097329所提供的具有高速储存能力的非易失性静态随机存取存储器(Non-volatile Static Random AccessMemory with High Speed STORE Capability)，其是利用SRAM存储单元以及一nv cell来组成一nvSRAM，并利用一控制器来作为除储存数据时的控制器，以达到快速存取的目的。

因此现有技术中对于NVRAM已提出多种解决方案，本发明再提出一种的新式的非易失性静态随机存取存储器存储单元，其所运用的晶体管数目较少，且存取的速度也比较快。

发明内容

综上所述，本发明的主要目的在提供一种非易失性随机存取存储器的存储单元，利用一静态随机存取存储器存储单元(SRAM cell)以及一电擦除式可编程只读存储器存储单元(EEPROM cell)，结合组成一新的存储单元，使得新的存储单元可以在信息运算环境下具有静态随机存取的特性，同时电源消失之前，会将保持在静态随机存取存储器存储单元中的数据储存至电擦除式可编程只读存储器存储单元中，并且在电源恢复供应时，将数据回复至上述的静态随机存取存储器存储单元中，以免在静态随机存取存储器存储单元中的数据因为电源消失而消失。

由于静态6T晶体管存储单元所构成的存储器芯片牵涉到最少的电路设计细节及制作过程知识，因此适合用来作为数据运算环境较不复杂数字系统，例如行动电话或掌上型信息处理装置中的存储器。另一个原因是以CMOS技术的制作的静态随机存取存储器在静止时其消耗功率极低，适合应用在以电池作为后备电源的非易失型存储器中。

本发明的另一目的在于提供一种具有快速存取速度的非易失性随机存取存储器存储单元，由于上述的静态随机存取存储器存储单元可为一储存一个位(1bit)的存储架构，且上述之电擦除式可编程只读存储器存储单元同样的为一个位(1bit)的存储架构，因此，在电源消失前，随机存取存储器中每一位的数据可以立即储存到对应的电擦除式可编程只读存储器存储单元中，亦即一位对应一位(Bit By Bit)的非易失性存储器的存储架构。

为达上述目的，本发明提供一种非易失性动态随机存取存储器存储单元主要包括有一静态随机存取单元以及一非易失性存储单元，其中静态随机存取单元用以在一运算环境中接收一位的数据、保持该一位数据，并且传送该一位数据至该运算环境；而非易失性存储单元与该静态随机存取存储单元连接，用以在电源消失前，将静态随机存取单元中该一位数据储存至非易失性存储单元，并在电源消失后，将该一位数据保持在非易失性存储单元中，待电源重新供应后，回复该一位数据至该静态随机存取单元。

本发明提供一种非易失性静态随机存取存储器存储单元，其包括有：

一静态随机存取单元，包括有第一晶体管、第二电晶体、第三晶体管、第四晶体管、第五晶体管以及第六晶体管，其中该第一晶体管与该第三晶体管组成一反向器，该第二晶体管与该第四晶体管组成另一反向器，该第一晶体管与该第三晶体管的栅极与该第二晶体管、该第四晶体管及该第六晶体管的漏极相接，该第二晶体管与该第四晶体管的栅极与该第一晶体管、该第三晶体管及该第五晶体管的漏极相接，该第五晶体管与该第六电晶体的栅极连接有一字线；及

一非易失性存储单元，与该静态随机存取存储单元连接，包括有第七晶体管与第八晶体管，其中该第七电晶体与该第八晶体管的栅极相接，该第七晶体管的漏极与该第一晶体管、该第三晶体管及该第五晶体管的漏极相接，该第八晶体管与该第二晶体管、第四晶体管及该第六晶体管的漏极相接；

其中该静态随机存取单元用以进行接收1位的数据、暂时保存该1位数据，并且传送该1位元数据的正常操作，该非易失性存储单元在电源消失前，储存该静态随机存取单元中1位的数据(储存操作)，在电源消失后，保持该1位数据(保存操作)，待电源重新供应后，回复该一位数据至该静态随机存取单元中(回复操作)，并在回复操作完成后，将数据自该非易失性存储单元中清除(清除操作)。

本发明提出一种新式的非易失性静态存取存储器存储单元，使得在电源消失时，在静态随机存取存储单元中的数据不致因电源消失而消失，且由于每一位的静态随机存取存储器存储单元都有一相对应的一位存储单元，使得不论在储存或回复至静态随机存取存储单元时，均为一位对应一位元的方式来进行，可以快速的储存与读取数据，有效降低功率的消耗。

有关本发明的特征与实际操作方式，兹配合图标作最佳实施例详细说明如下：

附图说明

图1为本发明的非易失性静态随机存取存储器存储单元的电路图。

具体实施方式

为了方便讨论与阅读的进行，以下以SRAM cell(静态随机存取单元)来代替静态随机存取存储器存储单元，而具有存储功能的电擦除式可编程只读存储器存储单元则以EEPROM cell来称呼。通常，存储功能亦即所谓的非易失性，故而将EEPROM cell进一步以nv cell(存储单元)来称呼，其中nv即指非易失(Non-Volatile)。而本发明所提供的非易失性静态随机存取存储器则以nvSRAM来称呼。

如图1所示，本发明所提供的nvSRAM的组成电路图，包括有一借由位线(Bit Line)接收运算环境中数据的SRAM cell 10，为一位数据的存储架构，其可暂时保持该一位的数据，并在稍后的时间中，依据中央处理器所要求的执行指令，将数据传送到外部运算环境中。另外，nvSRAM亦包括有一nv cell 20，是用以在电源完全消失前储存SRAM cell 10中的数据，并且在电源消失的时候，可将数据纪录在nv cell 20中，待电源恢复供应时，再将数据回复到SRAM cell 10中。

如图所示，SRAM cell中包括有六个晶体管(第一晶体管Q1、第二晶体管Q2、第三晶体管Q3、第四晶体管Q4、第五晶体管Q5、第六晶体管Q6)，为一种六晶体管架构的一位存储单元，是将一对CMOS反向器(Inverter)连接成正反器(Flip Flop)，存储节点N1、N2分别连接一对存取晶体管作为传输栅，分别为第五晶体管Q5、第六晶体管Q6，Q5、Q6的栅极连接字线(Word Line)，经由Q1、Q2而和位线(Bit Line)之间进行读写、写入数据的传送。其中Q3与Q4为P沟道金氧半晶体管(pMOS)，Q1与Q2为n沟道金氧半晶体管(nMOS)，Q1与Q3、Q2与Q4分别组成CMOS反向器。

Ql、Q3的栅极(Gate)与Q2、Q4的漏极(Drain)相接，Q2、Q4的的栅极与Q1、Q3的漏极相接，Q3、Q4的源极(Source)接到电源供应Vcc，Q1与Q2的源极则接地。当数据1储存(latch)在SRAM cell 10中时，Q2为ON，Q1为OFF，节点N1电压为Vcc，N2电压为0。亦即，当Q1为OFF而Q2为ON时，则相对应代表数据1储存在SRAM cell中。

第五晶体管Q5及第六晶体管Q6的栅极连接到字线，漏极(或源极)则分别连接到节点N1与N2，源极(或漏极)分别连接到字符线，Q5与Q6的作用如同开关，当其状态为ON的时候，数据可以借由字符线传送出去，其ON与OFF的状态是由字线上的讯号所决定。当字线的电压被拉高(高准位)时，存取晶体管Q5、Q6就被打开。借由字线将一位的数据储存起来，并借由字线将数据传递出去。

nv cell 20中包括有两个分裂栅(split gate)型晶体管，分别为第七晶体管Q7及第八晶体管Q8，是为一种具有存储功能的晶体管，是借由电子注入释出的方式将数据存储在栅极与基体间的浮栅(floating gate)。其中，Q7、Q8的控制栅极相接(Vcg)，其源极是接在一起(Vpp)，而Q7的漏极连接到节点N1，Q8的漏极连接到节点N2。

使用两个晶体管Q7、Q8的理由是因为SRAM cell 10中存储的数据是储存在N1与N2中，因此必须用两个晶体管来Q7、Q8对应N1与N2的状态。

以下将整个存储单元的操作方式作更进一步的说明。本发明提及的非易失性静态随机存取存储器存储单元可以5伏特作为工作电源，也可以以3伏特作为工作电源。以下讨论以工作电源3伏特为主。

我们从电源一开始激活来进行讨论。当电源一开始供电的时候，控制芯片会促使nv cell 20储存于其中的数据先回复至SRAM cell 10中。

此时的晶体管Q3与Q4的源极电压Vcc＝1～2伏特，字线电压Vwl＝0伏特，表示此时SRAM cell 10未被选取。nv cell 20中控制栅的电压Vcg＝4～6伏特，源极电压Vpp＝4～6伏特。在上述电压操作范围下，上一次电源消失后所储存的数据会先从nv cell 20回复至SRAM cell 10中。

当数据回复至SRAM cell 10中之后，接着进行nv cell 20的初始化，亦即将nv cell 20中数据删除，以作为下一次数据的储存。

清除nv cell 20中的电子是利用在浮栅与源极间的高电压差，达成电子以F-N隧道式穿透Oxide介电层移至源极，使得代表该数据的电子已不存在第七晶体管Q7与第八晶体管Q8中，Vcg＝-4～-6伏特，源极的电压Vpp＝8～10伏特，而SRAM cell 10的Vcc＝2.5～3.5伏特，Vss＝0伏特，字线电压Vwl＝0伏特。

两个存储单元10、20是为两个独立的存储单元，操作时必须避免彼此的干扰。亦即，当SRAM cell 10在进行随机存取读写操作时，nv cell 20存储单元必须保持为关闭(OFF)的状态，而当nv cell 20在进行储存与将数据回复到SRAM存储单元中时，SRAM cell必须为关闭(OFF)状态。因此，当SRAM要进行一般的读写操作时，将控制栅的电压Vcg＝0伏特，而源极电压Vpp为浮接或接地(电压为0伏特)。因分裂栅电压Vcg＝0伏特，所以nv cell 20为关闭状态，nv cell 20不会有电流经过，故SRAM cell 10可以正常的操作。

当电源检测器感测到电源消失时，会立即的发出储存的控制讯号，通知NVRAM立即将SRAM cell 10中的数据立即储存。

从SRAM cell 10储存到nv cell 20中可视为将数据自SRAM cell 10中读出，并将数据写入nv cell 20中，亦即对nv cell 10作写入的操作。

当要对nv cell 20进行写入操作时，nv cell 20控制栅的电压Vcg＝8～10伏特，源极电压Vpp＝4～6伏特，而SRAM cell 10的Vwl＝0伏特，Vcc＝2.5～3.5伏特，在给定此电压的状态下进行写入操作(Programming Operation)。

当SRAM中储存的数据是1时(N1是高电压准位、N2是0伏特)，节点N1电压为Vcc＝2.5～3.5伏特，因此Vpp和VN1的电压差大约在0.5伏特至2.5伏特，此电压差不足以产生强烈的热载子，所以Q7浮栅上也没有电子存在，因此Q7仍旧在ERASE STATE(代表nv cell没有写数据)，相对的Q8有足够的Vpp和VN2电压差4～6伏特，可使强热载子产生，使得Q8的浮栅上有电子进入，称为PROGRAMIMG STATE(代表nv cell有写数据)。因此，Q7为ERASE STATE，Q8为PROGRAMIMG STATE，代表1的写入。

当SRAM中的data＝0时(N1是0伏特、N2是高电压准位)，节点N2电压为为2.5伏特至3.5伏特，因此Vpp与VN2的电压差大约在0.5伏特～2.5伏特，使得Q8为ERASE STATE，相对的Q7为PROGRMAING STATE，代表0的写入。

如上所述，当电源关闭时，数据已自SRAM cell 10写入nv cell 20中，避免在SRAM中的数据因为电源的消失而消失。

自nv cell 20中将数据写回SRAM cell 10中，视为从nv cell 20中读取数据。回复操作是在电源供应重新恢复时才予以进行，以下说明0与1数据回复至SRAM cell的操作过程。

此时，控制栅的电压Vcg＝4～6伏特，源极的电压Vpp＝4～6伏特，SRAMcell 10的Vwl＝0伏特，Vcc＝1～2伏特。此时，控制栅的电压仅有4～6伏特，所以不会进行写入的操作。

当nv cell 20储存数据1时，第七晶体管Q7为ERASE STATE，第八晶体管Q8为PROGRAMMING STATE，由于Q7中无电子注入，因此成导通(ON)状态，Q8有电子注入，为不导通(OFF)状态，Q7有电流流出，Q8则无电流流出，相对使得节点N1充电至高电压，N2为低电压，代表数据1回复至SRAM cell 10中。

当nv cell 20储存数据0时，第七晶体管Q7为PROGRAMMING STATE，第八晶体管Q8为ERASE STATE，由于Q7中有电子注入，因此成导通(OFF)状态，Q8无电子注入，为不导通(ON)状态，Q7无电流流出，Q8则有电流流出，相对使得节点N1电压为0伏特，N2充电至高电压，代表数据0回复至SRAM cell 10中。