半导体芯片承载件,半导体封装件及半导体封装方法

摘要

一种半导体芯片承载件、半导体封装件及半导体封装方法，主要是于该半导体芯片承载件在脱模作业中最后离开封装模具的合模面的表面上对应于封装模具的顶针的顶出位置处形成至少一接地件，将模压作业及脱模作业中于半导体封装在制件的表面上所产生的大量静电借由该接地件向外界释放，而不会将静电残留于该半导体封装在制件的芯片、电性连接件或导电迹线上，使封装件成品无漏电或芯片受损之虞，可有效提升产品的优良率。

说明书

技术领域

本发明是关于一种半导体芯片承载件，半导体封装件及半导体封装方法，特别是关于一种将模压作业及脱模作业中，在半导体封装在制件的表面上所产生的大量静电向外界释放，而不会残留于该半导体封装零件内部的半导体芯片承载件，半导体封装件及半导体封装方法。

背景技术

为适应电子产品对导电性与处理速度的要求，半导体封装件(Semiconductor Packages)应具有较高的输入/出端口(I/O Connections)，因而，利用成数组方式布设的焊球(Solder Balls)作为半导体芯片与外界装置(External Devices)电性藕接的介质，以提供高输入/出端口的球栅阵列(Ball Grid Array，BGA)半导体封装件乃成主流产品之一。

一般而言，如附图8所示，此种球栅阵列半导体封装件1基本上是包括具有第一表面与对应该第一表面的第二表面的芯片承载件(ChipCarrier)10，接设于该芯片承载件10的第一表面上的半导体芯片40，使该半导体芯片40与该芯片承载件10电性连接的如金属导线(MetallicBonding Wires)的电性连接件50，以及如环氧树脂等封装化合物(Molding Compound)所形成的包覆该半导体芯片40与该电性连接件50于该芯片承载件10的第一表面上的封装胶体(Encapsulant or PackageBody)70，以及接设于该芯片承载件10未包覆有封装胶体的第二表面上，作为该半导体芯片40与外界装置电性藕接的介质的焊球80。

其中，该芯片承载件10通常是包括由例如聚二丁烯(：Bismaleimide Triazine：BT)树脂等材质构成且具有第一表面与对应该第一表面的第二表面的基材11，布设于该基材11的第一表面上用以与该半导体芯片40电性连接的导电迹线(Conductive Traces)12，布设于该基材11的第二表面上，用以接设该焊球80的焊球垫(Ban Pads)14，分别使该导电迹线12与该焊球垫14电性连接的通孔(Via)13，设于该基材11的第一表面上，用以接设该半导体芯片40的置晶垫(DiePads)16，以及以使该导电迹线12与该半导体芯片40电性连接的部份与该焊球垫14向外露出的方式敷设于该基材11的第一表面与第二表面上，用以确保该导电迹线12间不会因互相接触而产生电性短路，同时保护该导电迹线12免受外界有害因素影响的拒焊剂层(SolderMask)15。

上述球栅阵列半导体封装件1的封装方法一般是包括下列步骤：

准备一如上述构成的芯片承载件；

进行置晶作业(Die Bonding)，于该芯片承载件的第一表面上的置晶垫接设至少一半导体芯片；

以电性连接件使该半导体芯片与该芯片承载件电性连接；

进行模压作业(Molding Process)，以形成包覆该半导体芯片与该电性连接件于该芯片承载件的第一表面上的封装胶体；

进行脱模作业，借由设于封装模具上的顶针(Eject Pin)顶出已完成模压的半导体封装在制件；

进行植球(Ball Planting)作业，以将焊球分别植接至该芯片承载件的第二表面上相对应的焊球垫上；以及

进行切单作业(Singulation)，以形成单个的半导体封装件制成品。

上述模压作业及脱模作业通常得选用于第5,450,283号美国专利中所发明的如附图4A所示的封装模具100。这种现有的封装模具100是由可上下合模的上模(Top Mold)110与下模(Bottom Mold)120所构成。其中，该上模110上滑设有多条具有如螺旋弹簧等弹性偏压件(BiasMeans)112的顶针111，该下模120上亦同样滑设有多条具有如螺旋弹簧等弹性偏压件122的顶针121。同时，该上模110的合模面上形成有模穴(Cavity)113，该下模120的合模面上则形成有用以定位芯片承载件的定位件(Pilot Pin)123。

附图4A至附图4D是表示当使用该现有的封装模具100进行上述模压作业及脱模作业时的流程示意图。其中，已完成置晶与电性连接的半导体封装在制件1A是被平置于该下模120的合模面上，并是以事先形成在芯片承载件10上的定位孔(Pilot Hole)18套接于该下模120的合模面上的定位件123上的方式定位在该下模120的合模面上后，即合模进行模压作业，以形成包覆半导体芯片与电性连接件于该芯片承载件10的第一表面上的封装胶体70，如附图4B所示。

接着进行脱模作业，使已完成模压的半导体封装在制件1A由该封装模具100脱出。该脱模作业如附图4C所示，先令该上模110上移，使该上模110的弹性偏压件112借弹性回复作用将该上模110的顶针111留在原位的同时，即可将该已完成模压的半导体封装在制件1A顶出该上模110上的模穴113，并使该半导体封装在制件1A滞留于该下模120的合模面上。

此时，再令该下模120持续下移至终点，如附图4D所示，使该下模120上的顶针121抵抗该下模120上的弹性偏压件122的偏压作用而自该下模120的合模面上突起，并同时将该已完成模压的半导体封装在制件1A顶出该下模120的合模面，使该已完成模压的半导体封装在制件1A得顺利移出该封装模具100。

然而，在上述模压作业中，注入该封装模具100的模穴113的封装胶体模流会因与置于该下模120的合模面上的芯片承载件10表面上的拒焊剂层15摩擦而产生大量静电(Electrical Static Discharge)。同样地在上述脱模作业中，亦会在将已完成模压的半导体封装在制件1A顶出该封装模具100的瞬间，于该半导体封装在制件1A的表面上产生极大量的静电。由于该已完成模压的半导体封装在制件1A与该封装模具100的上模110、下模120间互相接触的该芯片承载件10表面上的拒焊剂层15以及封装胶体70皆属不导电的绝缘物质，故无法将上述的大量静电传导至该封装模具100上，再经由该封装模具100向外界释放。因而，该静电遂残留于半导体封装在制件1A的芯片、电性连接件或导电迹线上，使封装件成品遭受严重破坏，并造成极高的漏电比率，导致产品不良率高居不下。

有鉴于此，美国专利第6,214,645号发明了有如附图5至附图7所示的防静电残留的封装模具及芯片承载件。其中，该防静电残留芯片承载件的第一实施例是在于芯片承载件10与该下模120的合模面接置的第二表面上形成一外露于拒焊剂层15外，用以作为接地件(Grounding Means)的金属凸块20，如附图5所示，在进行模压作业时，该金属凸块20得与该下模120的合模面电性连接，以将静电经由该金属凸块20通过该下模120向外界释放。

上述防静电残留芯片承载件的第二实施例是于该芯片承载件10上的定位孔18的内壁表面上形成一作为接地件的金属层23，如以电镀等现有方式形成此金属层23，如附图6所示，在进行模压作业时，该定位孔18的内壁表面上的金属层23得与该下模120的合模面上的定位件123电性连接，以将静电经由该金属层23通过该下模120向外界释放。

上述防静电残留封装模具的第三实施例则是于形成在该上模110上的胶道(Runner)32上凸设一用以作为接地件的凸起物35，如附图7所示，在进行模压作业时，该凸起物35得与形成在该芯片承载件10上的金属胶道17电性连接，以将静电经由该凸起物35通过该上模110向外界释放。

经由实际测试模压及脱模作业中，在该半导体封装在制件1A的表面所产生的静电值可发现，借由上述防静电残留的封装模具及芯片承载件的使用，使得至模压作业结束为止，封装胶体模流与芯片承载件10表面上的拒焊剂层15摩擦而产生的静电确可经由该作为接地件的金属凸块20、金属层23及凸起物35通过该封装模具100向外界释放。

但当脱模作业中，将该上模110上移以使该已完成模压的半导体封装在制件1A被顶出该上模110上的模穴113的同时，如附图4C所示，由于上述防静电残留封装模具的实施例的上模110上凸设的凸起物35已脱离与该芯片承载件10上的金属胶道17电性连接的状态而丧失接地功能，导致后续将该已完成模压的半导体封装在制件1A顶出该下模120时所产生的静电无法传导至该封装模具100上再经由该封装模具100向外界释放，而残留于该半导体封装在制件1A的芯片、电性连接件或导电迹线上。同时，由于不同尺寸或形式的芯片承载件所具有的金属胶道形状或位置亦有所差异，故往往须针对不同芯片承载件制备具有不同凸起物构成以的上模，增加模具的购置与管理成本，且于进行模压作业时，须随产品尺寸的改变而更换封装模具，增加了制造工时并降低生产效率。

此外，上述防静电残留芯片承载件第一实施例的金属凸块20直至该上模110上移以使该已完成模压的半导体封装在制件1A被顶出该上模110上的模穴113为止，虽仍与该下模120的合模面电性连接，但当该下模120下移使该下模120上的顶针121将该已完成模压的半导体封装在制件1A顶离该下模120的合模面时，如附图4D所示，该金属凸块20即脱离与该下模120的合模面电性连接的状态而丧失接地功能，导致将该已完成模压的半导体封装在制件1A顶出该下模120时所产生于该半导体封装在制件1A表面上的大量静电无法传导至该封装模具100上再经由该封装模具100向外界释放，而残留于该半导体封装在制件1A的芯片、电性连接件或导电迹线上。同时，由于此实施例须增加于芯片承载件10的导电迹线12上形成作为接地件的金属凸块20的作业，增加了整体封装方法的复杂性与制造成本。

同理，上述防静电残留芯片承载件第二实施例的形成于该定位孔18的内壁表面上作为接地件的金属层23直至该上模110上移，以使该已完成模压的半导体封装在制件1A被顶出该上模110上的模穴113为止，亦仍与该下模120的定位件123电性连接，只有当该下模120下移使该下模120上的顶针121将该已完成模压的半导体封装在制件1A顶离该下模120的合模面时，如附图4D所示，该金属层23即脱离与该下模120的定位件123电性连接的状态而丧失接地功能，导致将该已完成模压的半导体封装在制件1A顶出该下模120时所产生于该半导体封装在制件1A表面上的大量静电无法传导至该封装模具100上再经由该封装模具100向外界释放，而残留于该半导体封装在制件1A的芯片、电性连接件或导电迹线上。同时，传统上定位孔的定位精度一般是设为例如1.5±0.05mm，以使封装胶体偏离中心点的位置偏差量得控制在0.05mm的范围内。在该芯片承载件10上的定位孔18的内壁表面上，如以电镀等现有方式形成该用以作为接地件的金属层23后，其定位精度会变为1.5±0.1mm，导致封装胶体的位置偏差量亦随之变大，使产品不良率的升高。

发明内容

本发明的目的在于提供一种可有效消除在模压作业及脱模作业中于半导体封装在制件表面上所产生的大量静电，使之不会残留于该半导体封装在制件的芯片、电性连接件或导电迹线上的半导体芯片承载件，半导体封装件及半导体封装方法。

本发明的另一目的在于提供一种毋须于芯片承载件的表面上形成金属凸块，而得以有效消除在模压作业及脱模作业中于半导体封装在制件表面上所产生的大量静电，使不会残留于该半导体封装在制件的芯片、电性连接件或导电迹线上的半导体芯片承载件，半导体封装件及半导体封装方法。

本发明的再一目的在于提供一种毋须于芯片承载件上的定位孔内壁表面上形成金属层，而可以有效消除在模压作业及脱模作业中于半导体封装在制件表面上所产生的大量静电，使不会残留于该半导体封装在制件的芯片、电性连接件或导电迹线上的半导体芯片承载件，半导体封装件及半导体封装方法。

本发明的又一目的在于提供一种毋须于封装模具的胶道上凸设凸起物，而可以有效消除在模压作业及脱模作业中于半导体封装在制件表面上所产生的大量静电，使不会残留于该半导体封装在制件的芯片、电性连接件或导电迹线上的半导体芯片承载件，半导体封装件及半导体封装方法。

为达成上述及其它目的，本发明所提供的半导体芯片承载件，是具有：

第一表面；

对应于该第一表面且是在脱模作业中最后离开封装模具的合模面的第二表面；以及

至少一形成在该第二表面上对应于封装模具的顶针的顶出位置处的接地件。

本发明的半导体封装件，包括：

具有第一表面与对应于该第一表面的第二表面的芯片承载件；

接设于该芯片承载件的第一表面上的半导体芯片；

使该半导体芯片与该芯片承载件电性连接的如金属导线的电性连接件；

以如环氧树脂等封装化合物所形成的包覆该半导体芯片与该电性连接件于该芯片承载件的第一表面上的封装胶体；以及

接设于该芯片承载件未包覆有封装胶体的第二表面上以作为该半导体芯片与外界装置电性藕接的介质的焊球；

其中，该芯片承载件在脱模作业中最后离开封装模具的合模面的表面上对应于封装模具的顶针的顶出位置处是形成有至少一接地件。

本发明的半导体封装方法，包括下列步骤：

准备一具有第一表面，对应于该第一表面的第二表面，及在脱模作业中最后离开封装模具的合模面的表面上对应于设在封装模具上的顶针的顶出位置处是形成有至少一接地件的芯片承载件；

进行置晶作业，于该芯片承载件的第一表面上接设至少一半导体芯片；

以电性连接件使该半导体芯片与该芯片承载件电性连接；

进行模压作业，以形成包覆该半导体芯片与该电性连接件于该芯片承载件的第一表面上的封装胶体；

进行脱模作业，借由封装模具上的顶针分别将已完成模压的半导体封装在制件顶出该封装模具；

进行植球作业，将焊球分别植接至该芯片承载件的第二表面上相对应的焊球垫上；以及

进行切单作业，以形成单个的半导体封装件成品。

如此，借由形成在该芯片承载件的表面上的接地件，便可有效地将模压作业及脱模作业中于半导体封装在制件的表面上所产生的静电自该接地件经由封装模具向外界释放，而不会残留于该半导体封装在制件的芯片、电性连接件或导电迹线上，使封装件成品无漏电或芯片受损之虞，并得有效提升封装件成品的生产优良率。

附图说明

以下以较佳的具体实例配合附图进一步详细说明本发明的特点及功效。

附图1A是本发明的半导体芯片承载件实施例的仰视图；

附图1B是沿附图1A的1B-1B线所绘示的剖视图；

附图2是沿附图1A的2-2线方向所绘示的本发明的半导体封装件实施例尚未进行切单作业时的示意图；

附图3是在脱模作业中由封装模具的顶针以顶于该芯片承载件的接地件的方式顶出已完成模压的半导体封装在制件的示意图；

附图4A至附图4D是使用现有封装模具进行模压作业及脱模作业的示意图；

附图5是现有于芯片承载件的表面上形成一外露于拒焊剂层外，用以作为接地件的金属凸块的示意图；

附图6是现有于芯片承载件上的定位孔的内壁表面上形成用以作为接地件的金属层的示意图；

附图7是现有于形成在封装模具内的胶道上凸设用以作为接地件的凸起物的示意图；以及

附图8是现有球栅阵列半导体封装件的示意图。

符号说明

1球栅阵列半导体封装件   1A半导体封装在制件

10半导体芯片承载件    100封装模具

11基材                110上模

111，121顶针          112，122弹性偏压件

113模穴               12导电迹线

12A接地迹线           120下模

123定位件             13通孔

13A接地通孔           14焊球垫

15拒焊剂层            16置晶垫

17金属胶道            18定位孔

20金属凸块            40半导体芯片

23金属层              50电性连接件

32胶道                70封装胶体

35凸起物              80焊球

G接地件               S切割线

具体实施方式

如附图1A及附图1B所示，本发明的半导体芯片承载件10A，是具有：第一表面101；对应于该第一表面101且是在脱模作业中最后离开封装模具的合模面的第二表面102；以及至少一形成在该第二表面102上对应于封装模具的顶针的顶出位置处的接地件G。

其中，该芯片承载件10A是可如附图8所示的现有芯片承载件10的构成，包括由例如BT树脂等材质制成，且具有第一表面与对应该第一表面的第二表面的基材11，布设于该基材11的第一表面上、用来与半导体芯片40电性连接的导电迹线12，布设于该基材11的第二表面上用以接设焊球80的焊球垫14，分别使该导电迹线12与该焊球垫14电性连接的通孔13，设于该基材11的第一表面上用以接设该半导体芯片40的置晶垫16，以使该导电迹线12与该半导体芯片40电性连接的部份与该焊球垫14向外露出的方式敷设于该基材11的第一表面与第二表面上，用以确保该导电迹线12间不会因互相接触而产生电性短路，同时保护该导电迹线12免受外界有害因素影响的拒焊剂层15，以及于进行切单作业时得供刀具切割的切割线S，形成单个的半导体封装件成品，如附图1A及附图2所示。

同时，如附图1A及附图1B所示，该接地件G通常是以外露于该拒焊剂层15的方式由例如金、铜等金属或其它导电材料的镀层所形成，并由接地通孔(Grounding Via)13A电性连接至该芯片承载件10A的第一表面101上的接地迹线(Grounding Trace)12A。该接地迹线12A一般是连接至作为该芯片承载件10A的第一表面101上的接地件的置晶垫16。

如附图2所示，本发明的半导体封装件，是包括：具有如上述构成的芯片承载件10A；接设于该芯片承载件10A的第一表面101上的半导体芯片40；使该半导体芯片40与该芯片承载件10A电性连接的如金属导线的电性连接件50；以环氧树脂等封装化合物所形成的包覆该半导体芯片40与该电性连接件50于该芯片承载件10A的第一表面101上的封装胶体70；以及接设于该芯片承载件10A未包覆有封装胶体70的第二表面102上，以作为该半导体芯片40与外界装置电性藕接的介质的焊球80。

本发明用以形成上述半导体封装件的半导体封装方法，是包括下列步骤：

准备一具有如上述构成的芯片承载件10A；

进行置晶作业，以于该芯片承载件10A的第一表面101上接设至少一半导体芯片40；

以电性连接件50使该半导体芯片40与该芯片承载件10A电性连接；

进行模压作业，以形成包覆该半导体芯片40与该电性连接件50于该芯片承载件10A的第一表面101上的封装胶体70；

进行脱模作业，借由封装模具100上的顶针111及121以如附图4C及附图4D所示的方式，分别将已完成模压的半导体封装在制件顶出该封装模具100的上模110与下模120；

进行植球作业，以将焊球80分别植接至该芯片承载件10A的第二表面102上相对应的焊球垫14上；以及

进行切单作业，以形成单个的半导体封装件成品。

其中，该脱模作业是以使后脱模的下模120上的顶针121顶于该芯片承载件10A的接地件G的方式，将已完成模压的半导体封装在制件顶出该下模120的合模面，如附图3所示，如此，便可有效地将模压作业及至脱模作业结束为止，于半导体封装在制件的表面上所产生的大量静电自该芯片承载件10A的接地件G经由封装模具100向外界释临，而不会残留于该半导体封装在制件的芯片40、电性连接件50或导电迹线上，使封装件成品无漏电或芯片受损之虞，并可有效提升封装件成品的优良率。

上述接地件G亦可选择加设于该芯片承载件10A的第一表面101上对应于该上模110的顶针111的顶出位置处，以强化其消除静电的效果。

此外，本发明的半导体芯片承载件，半导体封装件及半导体封装方法除可适用于如附图8所示的现有球栅阵列半导体封装件之外，亦可适用于其它型式的半导体封装件，以解决静电残留于半导体封装在制件中的问题。

同时，由于毋须于芯片承载件10A的表面上形成金属凸块，而得以简化制作过程，减少封装的耗时，以及可有效降低成本。

再者，由于毋须于芯片承载件10A上的定位孔内壁表面上形成金属层，而得以避免封装胶体的位置偏差量变大，可降低产品不合格率。

此外，由于毋须于封装模具的胶道上凸设凸起物，而得以在毋须制备及更换不同封装模具的情况下，以原有封装模具进行不同型式的半导体封装件的模压制造过程，故可降低封装成本及机具的管理费用。

以上所述的具体实例，仅是用以阐明本发明的各项特点与功效，而非用以限定本发明可实施的范围，故在未脱离本发明权利要求书所阐述的原理下而完成的任何等效改变或修饰，例如将该接地件G的导电镀层代之以例如金属凸块等其它型式的接地件等，皆应为属于本专利保护范围之内。