脉冲电压在等离子体反应堆中的应用

摘要

一种在一部分高压功率偏置振荡循环期间向半导体衬底基座提供正电压尖峰的方法和设备，可以减小或消除特征充电在等离子体反应堆工作期间所产生的不利影响。

说明书

优先权要求

本申请要求于2000年8月1 7日提交的“USE OF PULSED VOLTAGE IN APLASMA REACTOR”美国专利申请序列号09/640,449的提交日期的利益。

技术领域

发明领域：本发明涉及等离子体反应堆的设备与工艺。更确切地说，本发明涉及在一部分正电压源偏置振荡循环的过程中对半导体衬底基座强化电压，以减小或消除特征充电在等离子体反应堆操作期间的不利影响。

背景

技术状态：电子元件的较高性能、较低成本与提高的小型化程度和集成电路的较高密度，是计算机行业所追求的目标。提高集成电路密度的一种常用技术，涉及将多层有源和无源元件相互在顶上堆积起来，从而在形成于这些层中每一层上的器件之间实现多级电气互连。这种多级电气互连一般用延伸通过分离元件层的介电层的多条金属填充通路(“触点”)来实现。这些通路一般运用本行业已知的诸如等离子体蚀刻之类的蚀刻方法，通过蚀通各介电层来形成。等离子体蚀刻还用于形成集成电路中电子元件的各种特征。

在等离子体蚀刻中，利用辉光放电，从与诸如Ar、He、Ne、Kr、O₂或其混合物之类的载气结合的诸如CF₄、CHF₃、C₂F₆、CH₂F₂、SF₆之类的氟化气体或其他氟利昂及其混合物之类的大量气体中的相对惰性气体分子，产生诸如原子、原子团和/或离子之类的反应物质。基本上，等离子体蚀刻工艺包括1)从大量气体中以等离子体形式产生反应物质，2)反映物质扩散到被蚀刻材料的表面，3)在被蚀刻材料表面吸附反应物质，4)发生化学反应从而形成挥发性副产品，5)从被蚀刻材料表面释放出该副产品，以及6)释放出的副产品扩散入该大量气体。

如图4所示，用于等离子体蚀刻工艺的设备200由与第一交流电源204电气连接的蚀刻腔202构成。该蚀刻腔202还包括支承半导体衬底208的基座206和与基座206相对的电极212。电极212与第二交流电源214电气连接。基座206可以具有AC(交流)偏置源或DC(直流)偏置源216。

在蚀刻腔202中，等离子体222通过将能量从第一电源204感应耦合入包含可移动正负电荷粒子的等离子体222来维持。等离子体222周围外层224形成的电场或偏压，利用静电耦合使电子和离子(未示出)加速飞向半导体衬底208。

为利于蚀刻，通过将振荡偏置功率从基座偏置电源216施加到基座206，可以调制等离子体222和半导体衬底208之间的电位差，如图5(示出了在这种振荡期间的电压分布)所示。在正电压相位232期间，衬底收集来自能量足以穿过外层的电子的电子流。瞬时等离子体电位与表面电位之差限定了外层电位降。由于等离子体电位比表面电位更正，所以该电位降的极性会阻碍电子的流动。因而衬底只收集能量大于该阻碍电位的电子。在负电压相位234的过程中，衬底收集正离子。这些离子经外层压降加速并撞击衬底。

但众所周知，等离子体蚀刻工艺(和离子注入以及其他电荷束工艺)会损坏半导体衬底和在其上或其内形成的器件与电路。尤其，在半导体器件作等离子体加工过程中会出现的导致器件性能裂化的电气充电是众所周知的问题。

图6所示的是等离子体蚀刻加工中半导体器件电气充电的现象。所示的被蚀材料层244在半导体衬底242上分层。设置在材料层244上的图案光刻胶层246用于蚀刻通路。在等离子体蚀刻的加工过程中，用正电荷离子248和负电荷电子252(即反应物质)轰击图案光刻胶层246和材料层244。该轰击导致了在图案光刻胶层246和/或半导体衬底242上形成的电荷分布。该电荷分布通常被称为“特征充电”。

要产生特征充电，正电荷离子248与负电荷电子252必须相互分开。正电荷离子248和负电荷电子252可利用被蚀刻的结构分开。由于该结构(本例为通路254)通过蚀刻形成，所以纵横比(高宽比)变得越来越大。在等离子体蚀刻的过程中，正电荷离子248以相对垂直的方式向图案光刻胶层246和材料层244加速运行(如半导体衬底242的直流偏压所致)，如正电荷离子248附近的箭头所示。然而，负电荷电子252很少受半导体衬底242直流偏压的影响，因而以更随机的各向同性方式移动，如负电荷电子252附近的箭头所示。这样就导致正电荷在通路254底部256累计，因为正电荷离子248平均比负电荷电子252更容易垂直地飞向衬底。因此，任何纵横比足够高的结构，都倾向于在光刻胶层和材料层244上部距离A(即示为“-”标记)处充电得更负，而在通路底部256和通路254接近通路底部256的侧壁(即示为“+”标记)充电得更正。

如图7所示，由于电荷排斥作用，正电荷通路底部256使正电荷离子248偏离通路底部256而飞向通路254的侧壁258。该偏离导致蚀刻靠近通路底部256的侧壁258，我们称为“切口”。此外，当正电荷离子248接近正电荷通路底部256时，正电荷通路底部256的存在使正电荷离子248减慢，从而降低了蚀刻效率。

如图8所示，负电荷光刻胶层246和材料层244的上部使负电荷电子252偏离进入通路254或减慢负电荷电子252进入通路254，这都是因为电荷排斥，而且都降低了蚀刻效率。

因此，能够理解，开发一种应用等离子体反应堆的设备和工艺来消除或减小特征充电的影响，同时使用廉价的市售半导体器件制造元件而无须复杂的加工步骤是有利的。

发明内容

本发明涉及的一种设备与方法，既提高了电子撞击半导体衬底上材料的能量，又能再定向等离子体反应堆产生的电子而以基本上垂直的轨迹撞击半导体衬底上的材料，二者都减小了特征充电。

本发明的一个实施例包含与第一电源电气连接的蚀刻腔。该蚀刻腔还包括支承半导体衬底的基座和相对基座的电极。该电极与第一电源电气连接。该基座与第二电源和脉冲电源电气连接。触发时，脉冲电源向基座提供计时的正电压尖峰。该偏置电源较佳地用信号线与第二电源电气连接。

如前所述，通过将振荡偏置功率从基座偏置电源加到半导体衬底，可以调制等离子体与半导体衬底的电位差。在正电压相位期间，衬底收集来自能量足以穿过外层的电子的电子流。瞬时等离子体电位与表面电位之差限定了外层电位降。由于等离子体电位比表面电位更正，该电位降的极性阻碍了电子流动。因此，衬底只收集能量大于该阻碍电位的电子。在负电压相位232期间，衬底收集正离子。这些离子经外层压降加速而撞击衬底。

负电荷电子比正电荷离子受半导体衬底典型直流偏置的影响更少，因而以更随机的方式移动，如负电荷电子附近的箭头所示。然而，根据本发明向基座提供一正电压尖峰，改变了等离子体电位与半导体衬底的电位之间的电位差。由此，基座的电压强化将负电荷电子的轨迹再定向成相对于半导体衬底更垂直的路径。再定向的轨迹使更多的负电荷电子进入某一特征(如蚀刻入半导体衬底上材料层的通路)，而且提高了负电荷电子入射在被蚀刻材料层上的能量，二者都提高了蚀刻效率。另外，通路底部强的正电场(即用“+”标记表示)使负电荷电子加速飞向通路，从而导致负电荷电子以更高的能量撞击通路底部。增加负电荷电子进入通路还减少了特征充电，因为如前所述，容易积聚在光刻胶层和材料层上部的负电荷渗入通路更深的距离A’(即用“-”标记表示)。负电荷更深的渗透在更大容积或区域内分布负电荷，从而降低了负电荷的局部强度，由此减少或消除了负电荷排斥来自通路的负电荷电子的倾向。此外，负电荷更深的渗透减少了累积在通路侧壁的正电荷，从而减小或消除先前讨论的对进入通路的正电荷离子产生的不利影响。换言之，对基座提供正电压尖峰，可减少、最小化或消除与特征充电相关的问题。

正电压尖峰的提供量较佳地由脉冲电源的功率输出进行控制。这样，当第二电源的功率输出达到预定电平时，就从第二电源(或与第二电源耦合的传感器(未示出))通过信号线向脉冲电源发一信号。当脉冲电源收到该信号时，就在预定持续时间内向基座提供正电压尖峰。

当然，若第二电源能提供正电压尖峰，则无需脉冲电源。当第二偏置电源的功率输出到达时，第二电源就产生正电压尖峰，并在预定持续时间内提供给基座。

因此，本发明能提供一种简便而可控的方法来影响等离子体蚀刻的质量和效率，并且可容易地在大多数现有的等离子体反应堆上实施。

虽然所举的实例针对通路的形成，但应理解，本发明可应用于各种特征形成和等离子体加工。

附图简述

虽然本说明书以具体指出和明确提出本发明权利要求的权项来作推断，但是当结合附图阅读本发明下列描述时，可更容易弄清本发明的优点，其中：

图1是根据本发明的等离子体蚀刻设备的示意图；

图2是根据本发明的等离子体蚀刻设备基座理想的振荡电压分布曲线图；

图3是根据本发明在蚀刻加工中通路的剖面图；

图4是现有技术等离子体蚀刻设备的示意图；

图5是等离子体蚀刻设备基座现有技术的理想振荡电压分布曲线图；

图6是通路在现有技术蚀刻加工期间造成特征充电现象的剖面图；

图7是通路在现有技术蚀刻加工期间的剖面图，其中，特征充电造成正电荷离子偏离通路底部而飞向通路侧壁；以及

图8是通路在现有技术蚀刻加工期间的剖面图，其中，特征充电使负电荷电子偏离进入通路或减缓负电荷电子进入通路。

实施本发明的较佳方式

图1～3是本发明各种示意图、视图以及曲线图。应该理解，这些图并非任何特定半导体器件的实际示图，它们只是用来更清楚而全面地指示本发明中接触界面形成的理想化表示。另外，图1～3中相同的元件保持同样的标号。

如图1所示，本发明一实施例的蚀刻设备100包含蚀刻腔102，它与诸如AC电源、微波电源等之类的第一电源104电气连接。蚀刻腔102还包括支承半导体衬底108的基座106，和相对基座106的电极112——通常为线圈。电极112与电源114电气连接。基座106与第二电源116电气连接。

在蚀刻腔102中，通过把能量从第一电源104感应耦合入包含可运动正负电荷粒子的等离子体122来维持等离子体122。等离子体122周围的外层124所产生的电场或偏压，通过静电耦合使电子和离子(未示出)加速飞向半导体衬底108。

基座106还与辅助脉冲源126电气连接。辅助脉冲源126受触发时，向基座106提供正电压尖峰。第二电源116较佳地通过信号线132与辅助脉冲源126电气连接。

如前所述，通过从基座脉冲电源126向半导体衬底108施加振荡偏置功率，可调制等离子体122与半导体衬底108之间的电位差，如图2(示出了在该振荡过程中的电压分布)所示。在正电压相位134期间，反应物质以高速淀积到半导体衬底108上。在负电压相位136期间，反应副产品以高速扩散离开半导体衬底108。但是，仍然如图2所示，本发明包括在正电压相位134期间(即电子流向晶片期间)，在持续时间138内向基座106提供正功率尖峰。

如前所述并如现有技术图6所示，负电荷电子252比正电荷离子受半导体衬底典型DC偏压的影响更少，因而以更随机的方式运动，如现有技术图6中负电荷电子252附近的箭头所示。但根据本发明，对于一部分正电压相位134，向基座106提供正电压尖峰，改变了等离子体122与半导体衬底108之间的电位差，如图2所示。因此，向基座106提供正电压尖峰，将负电荷电子142的轨迹再定向成相对于半导体衬底108更加垂直的路径，如图3所示。再定向的轨迹使更多的负电荷电子142飞向半导体衬底108并进入特征，具体所示如在半导体支承148上通过光刻胶材料140蚀刻入材料层146的开口或通路144，并且提高了入射在材料层146上的负电荷电子142的能量，二者都提高了蚀刻效率。另外，在开口或通路144底部因为正电压尖峰形成的强正电场(即用“+”标记表示)，使负电荷电子142加速飞向通路144底部，从而使负电荷电子以更高能量撞击通路144底部(即对正电压尖峰的使用可控制电子加速的驱动力)。增加进入开口或通路144的负电荷电子142，还减少了特征充电，因为如前所述，容易积聚在光刻胶层140和材料层146上部的负电荷穿入通路更深的距离A’(即用“-”标记表示)。负电荷的更深穿入使它在更大的区域内分布，从而减小或消除了对负电荷电子142的不利影响。此外，负电荷的更深穿入减少了累积在通路152附近侧壁的正电荷，从而减小或消除了前述的对进入通路144的正电荷离子的不利影响。换言之，基座106上的正电压尖峰可减小或消除与特征充电有关的问题。

参照图1，辅助脉冲电源126较佳地由第二电源116的功率输出控制。这样在第二电源116的功率输出达到预定电平时，第二电源116(或与之耦合的传感器(未示出))就通过信号线132向脉冲电源126发一信号。当脉冲电源126收到信号时，在预定持续时间内向基座106提供正电压尖峰。这样，可以控制正电压尖峰在任一点和任何高压循环时间内出现，以便实现对特定半导体材料期望的蚀刻结果。

当然可以理解，若第二电源116能提供正电压尖峰，就不需要脉冲电源126了。当第二电源116的功率输出到达时，第二电源116就产生正电压尖峰并在预定持续时间内把它供给基座106。

还应该明白的是，诸如微处理器之类的内部装置可以既控制第二电源116的振荡，又控制对功率尖峰的提供，而不管该功率尖峰是第二电源116还是脉冲电源126产生的。

因此，本发明能提供一种简单而可控的方法来影响等离子体蚀刻的质量和效率，且便于在大多数现有等离子体反应堆上实施。本发明可用于在通过等离子体增强化学气相淀积技术淀积的绝缘材料中蚀刻长度/直径比为5∶1或更大的孔径。这类绝缘材料包括氧化物、氮化物、聚合物及其组合物等。而且，尽管列出的实例针对开口或通路的形成，但应理解，本发明可用于各种特征形成和等离子体加工。

这里详细描述了本发明的较佳实施例，应该明白，所附权利要求规定的本发明并不限于以上描述的具体内容，可以在不违背本发明的精神或范围的前提下对其作出许多明显的变化。