相位解调器的符号时序恢复电路及其方法

摘要

一种相位解调器的符号时序恢复电路及其方法,本电路可包括一个差值产生电路、一个选择电路、一个累加器模组及一个比较模组;本方法是在极坐标平面由相邻符号间同一取样点取得同相信号与正交信号的相位差后,与预设相位值相减取平方当作运算子,再逐一计算一符号内每一取样点的相位差总值,而找出符号周期中的最佳取样点位置,以正确地恢复信号序列的符号时序。本发明不仅电路结构简单,且具有简化运算步骤及缩短执行时间的优点。

说明书

本发明有关一种电路，特别是一种相位解调器的符号时序恢复电路及其方法，其为一种仅在极座标平面运算即可求得最佳取样点位置的符号时序恢复电路及其方法。

在数字无线电基频调制技术中，π/4-DQPSK基频解调制技术已被广泛地使用，如北美的USDC与PACS系统、日本的PDC与PHS等系统均采用π/4-DQPSK基频调制及解调制技术作为系统无线电数据机设计技术，其主要优点在于其频带使用效率高、功率效能高与接收机容易制作等。

现有的π/4-DQPSK基频调制及解调技术是在发送端进行传送信号的调制，且将信号以(π/4、3π/4、5π/4和7π/4)四种相位值作为连续相邻信号的相位差值，并以此表示所传送的比特信息。

当接收端进行信号解调时，先将所接收的中频信号经由一个模拟/数字转换器转换为数字信号，再传送至一数字前端(digital front end)而求得数字基频同相信号I_n与数字基频正交信号Q_n，之后，转换至直角座标平面进行运算而求得最佳取样位置，且恢复发送端的传送信号。以上技术已公开在美国专利号码4,941,155，标题为“METHODAND CIRCUITRY FOR SYMBOL TIMING AND FREQUENCYOFFSET ESTIMATION IN TIME DIVISION MULTIPLE ACCESSRIDIO SYSTEMS”的专利说明书内。该现有技术的数字基频同相信号I_n与数字基频正交信号Q_n作为输入信号，且以下列步骤进行符号时序恢复：

(1)求得该输入信号的相位差Δθ；

(2)将该相位差乘以4；

(3)由极座标转换至直角坐标；

(X，Y)＝(cos4Δθ，sin4Δθ)

(4)使用16个累加器，以求得16个向量总和，其中 $>>>f>i>>>(>X>,>Y>)>>=>>>(>>\Sigma >>n>=>16>N>+>i>\; >>X>n>>)>>2>>+>>>(>>\Sigma >>n>=>16>N>+>i>\; >>Y>n>>)>>2>>;>$>其中1≤i≤16

(5)最佳取样位置即为f_i(X，Y)出现最大值的位置。

然而，前述方式过于复杂，特别是在极座标与直角座标间进行多次数学运算转换，不仅运算方法过于繁琐，且会增加执行时间。

本发明的第一目的在于提供一种相位解调的符号时序恢复电路及其方法，利用寻找一个符号内的最佳取样点，以正确地恢复信号序列的符号时序。

本发明的第二目的在于提供一种可简化解调器的符号时序恢复电路及其方法，以简化运算步骤，且缩短执行时间。

为了达到上述目的，本发明采取如下技术措施：

本发明的一种符号时序恢复电路及其方法，是在极座标平面利用相邻符号间同一取样点取得同相信号与正交信号的相位差后，与一预设相位值相减取平方当作运算子，再逐一计算一符号内每一取样点的相位差总值，而找出符号周期中的最佳取样点位置，以正确地恢复信号序列的符号时序。

本发明的符号时序列恢复电路的一实施例，系用于相位解调器上，藉由从相邻符号间的同一取样点取得数字同相信号及数字正交信号的相位差后，以寻找在符号周期中的最佳取样位置，其包括一差值产生电路、一选择电路、一累加器模组及一比较模组。该差值产生电路系先将上述相位差对映至相位平面的第一象限，再减去一预设相位值，并将该差值取平方。该选择电路系连接该差值产生电路，用以将一符号中第一取样点所运算的相位差平方值依序对应输出。该累加器模组系包括有一符号中相同于取样点个数的累加器，该等累加器分别接收来自该选择电路的输出，每一累加器和以累加连续相邻符号间同一取样点的相位差。该比较模组系依据上述累加器计算所得相位差总值加以比较，当其中一个累加器计算所得相位差总值为最小值时，该累加器对应的取样点即是最佳取样点。

本发明的符号时序恢复电路的另一实施例，系用于相位解调器上，藉由从相邻符号间的同一取样点取得数字同相信号及数字正交信号的相位差后，以寻找在符号周期中的最佳取样点，其包括一差值产生电路、一运算电路、一延最佳取样点，其包括一差值产生电路、一运算电路、一延迟电路模组及一比较模组。该差值产生电路系先将上述相位差对映至相位平面的第一象限，再与一预设相位相减，并将该差值取平方。该运算电路系将相邻符号间同一取样点的相位差平方值进行相加运算。该延迟电路模组系包括有与一符号中相同于取样点个数的延迟电路，每一延迟电路串联连接，最后一个延迟电路的输出并与该差值产生电路藉由该运算电路进行运算再传送至第一延迟电路。该比较模组系依据上述延迟电路模组将一符号的每一取样相位差循环运算所得的相位差总值加以比较，当其中一个延迟电路计算所得相位差总值为小值时，该延迟电路对应的取样点即是最佳取样点。

本发明符号时序恢复方法的一实施例，系用于相位解调器上，藉由从相邻符号间的同一取样点取得数字同相信号及数字正交信号的相位差后，以寻找在符号周期中的最佳取样点，其包括步骤(a)至(d)。步骤(a)，将上述相位差对映至相位平面的第一象限。步骤(b)，将对映至第一象限的相位差与一预设相位值相减，并将该差值取平方。步骤(c)，逐一运算一符号内每一取样点的相位差值，并累加连续相邻符号间同一取样点的相位差值。步骤(d)，比较中其中一个取样点的相位差总值为最小值时，该对应的取样点即是最佳取样点。

与现有技术相比，本发明具有如下效果：

本发明不仅电路结构简单，且具有简化运算步骤及缩短执行时间的优点；本发明的装置亦可用软件制作，使用软件制作，同样具有前述优点。

结合附图及实施例对本发明的结构特征详细说明如下：

附图的简单说明：

图1：包括本发明符号时序恢复电路的相位解调器的电路框图；

图2：本发明的符号时序恢复电路实施例的电路框图；

图3：本发明的符号时序恢复电路的另一实施例的电路框图；

图4：本发明的符号时序恢复方法的流程图。

如图1及图2所示，图1为包括本发明符号时序恢复电路的相位解调器的电路框图；相位解调器包括一个射频电路10、一个模拟/数字转换器20、一个匹配滤波器30、一个相位差产生电路40及一个符号时序恢复电路50，其中，射频电路10产生一个模拟中频信号，经一个模拟/数字转换器20，转换成数字信号，并传输到匹配滤波器30，产生一个同相(in-phase)信号I_n及正交(quadrature)信号Q_n，该同相信号与正交信号决定一个相位θ，θ＝tan^-1(Q_n/I_n)。在本实施例中，模拟/数字转换器20是以25倍于符号速率(symbol rate)的取样速率(sample rate)对该同相信号与正交信号进行取样，因此，一个符号内有25个取样点。相位差产生电路40依据每一个取样点对应的同相信号及正交信号，而先决定一个相位θ，相位θ与前一个符号的同一取样点所决定的相位差值，称为第一相位差Δθ_n¹，Δθ_n¹值是以二进制的数字形式表示，Δθ_n¹＝θ_n¹-θ¹_n-25，其中，n代表所有取样点的序号，而θ_n¹与θ¹_n-25代表相邻符号间的同一取样点的相位。

如图2所示，其为本发明的符号时序恢复电路实施例的电路框图；本实施例的符号时序恢复电路50包括一个差值产生电路51、一个解多工器52(如选择电路)、一个累加器模组53及一个比较模组54，差值产生电路51先将第一相位差Δθ_n¹对应至相位平面的第一象限，在本实施例中，是拿掉第一相位差Δθ_n¹的最高二个比特，此时所得的相位称为第二相位差Δθ_n²，再将第二相位差Δθ_n²与π/4的差值取平方，即(Δθ_n²-π/4)²；在此值得一提的是，第一相位差Δθ_n¹在未有相位偏移及杂信的理想情况下，应为π/4、3π/4、5π/4或7π/4的其中一种，在第一相位差Δθ_n¹对映至第一象限，第二相位差Δθ_n²即仅变成π/4，故以第二相位差Δθ_n²与π/4相减当作寻找最佳取样点的基础。

解多工器52是将差值产生电路51所逐一计算25个取样点的(Δθ_n²-π/4)²差值予以依序输出该25个相位差值，亦即将25个差值分别传送至累加器模组53所包括的第一累加器至第二十五累加器中进行累加(25个取样点分别对应其累加器)，以累加连续相邻符号中同一取样点的相位差总值。

比较模组54依据上述25个累加器计算所得相位差总值加以比较，当其中一个累加器计算所得相位差总值为最小值时，该累加器所对应的取样点即是最佳取样点。

请参考图2所示，一个符号中的每个取样点经过差值产生电路51计算(Δθ_n²-π/4)²的值，再经由解多工器52依序将该对应的相位差值传送至累加器模组53对应的累加器中进行累加(第一个取样点对应第一累加器531，第二个取样点对应第二累加器532，以此类推)，因此每一个符号有25个取样点进来，每一累加器即累加相位差值(Δθ_n²-π/4)²一次，在本实施例中，是利用累加60个相邻符号间同一取样点的相位差值来寻找最佳取样点，故累加器模组53的每一累加器均累加相位差值(Δθ_n²-π/4)²共60次；若以数学式表示累加器的计算过程，即第一累加器531计算第二累加器532计算…、第二十五累加器533计算其中k＝60。

请参考图3所示，其为本发明中的符号时序恢复电路的另一实施例的电路框图，该实施例中，符号时序恢复电路60包括一个差值产生电路61、一个运算电路62(如加法器)、一个延迟电路模组63及一个比较模组64，其中，差值产生电路61及比较模组64与图2相同，而延迟电路模组63所包括的第一延迟电路631、第二延迟电路632至第二十五延迟电路633分别对应于一个符号的25个取样点相位差，因此，当一个取样点相位差经过25个延迟电路的延迟时间(从第一延迟电路631、第二延迟电路632至第二十五延迟电路633)，即代表延迟一个符号的时间；亦即，当25个取样点相位差同时经过一个延迟电路时，由第二十五个延迟电路633输出的第一取样点相位差会利用加法器62与第二十六取样点相位差相加，当再经过一个延迟电路时，经由第二十五延迟电路633输出的第二取样点相位差会利用加法器62与第二十七取样点相位差相加，以此类推，经过25个延迟电路时(即延迟一个符号的时间)，经由第二十五延迟电路633输出的第二十五取样点相位差亦会利用加法器62与第五十取样点相位差相加；在本实施例中，设为延迟60个符号的时间，此时每一延迟电路将每一取样点相位差循环相加之后，比较模组64从25个延迟电路比较找出其中一个延迟电路输出的相位差总值为最小时，该延迟电路所对应的取样点即是最佳取样点；此种方法运算时间虽然较长，但整体电路结构较简单。

请参考图4所示，其为本发明的符号时序恢复方法的流程图，利用从前后相邻符号间的同一取样点取得数字同相信号及数字正交信号的相位差后，以寻找在符号周期中的最佳取样点。本流程包括如下步骤：步骤71，将前后相邻符号间同一取样点取得的相位差(称为第一相位差(Δθ_n¹)对映至相位平面的第一象限，在本实施例中，拿掉第一相位差Δθ_n¹的最高两个比特以对映至相位平面的第一象限，此时所得的相位称为第二相位差Δθ_n²。步骤72，将对映至第一象限的相位差(即为第二相位差Δθ_n²)与一个预设相位值π/4相减，并将该差值取平方，可表示为(Δθ_n²-π/4)²。步骤73，逐一计算一符号内第一取样点至第二十五取样点的相位差值，并累加连续相邻符号间同一取样点的相位差值，可表示成其中1≤i≤25，且k在本实施例中为60，亦即累加60个相邻符号间同一取样点的相位差值。在步骤74，比较出其中一个取样点的相位差总值为最小值时，该对应的取样点即是最佳取样点。

本发明的上述内容是利用实施例说明本发明的技术特征，并非用于限制本发明的保护范围，即使有人在本发明构思的基础上稍作变动，仍应属于本发明的保护范围内。