处理单晶半导体晶片的方法和局部处理的半导体晶片

摘要

单晶Si半导体晶片(1)的处理方法包含温度超过550℃的退火工艺。事先把防止在退火期间金属和/或稀土金属物质进入Si半导体晶片(1)内的保护层(15)淀积到Si半导体晶片的背面。

说明书

本发明涉及根据权利要求1的前序部分处理单晶Si半导体晶片的方法，此外涉及根据权利要求12的前序部分具有针对一系列层淀积工艺的、至少局部处理正面的单晶硅半导体晶片。

传统的微电子存储器(DRAM)大多利用介质常数最大约为8的氧化物层或氮化物层作为存储器介质。为了使存储电容器小型化以及为了制造非易失存储器(FRAM)必须具有显著较高介质常数的“新型”电容器材料(介电体或铁电体)。为此，从分类出版物“NeueDielektrika für Gbit-Speicherchip(千兆位存储器芯片用的新介电体)”W·Hnlein，Phys.B1.55(1999)，51-53页获悉电容器材料Pb(Zr，Ti)O₃[PZT]，SrBi₂Ta₂O₉(SBT)，SrTiO₃[ST]和(Ba，Sr)TiO₃[BST]。

这种新型高ε介电体/铁电体的应用由于不同的原因遇到问题。首先这些新型材料不再可以与传统的电极材料(多晶)硅组合。因此，必须使用如例如Pt或导电氧化物(例如RuO₂)惰性电极材料。此外，在电极材料和到晶体管的导电连接结构(插塞)之间插入(例如由TiN，TaN，Ir，IrO₂和MoSi₂构成的)扩散壁垒。

最后，这种结构的建立必须在氧气氛内淀积新型高ε介电体/铁电体，并且—通常多次—在温度超过550℃对已局部处理的Si半导体晶片进行退火。

这种新型物质(金属和稀土金属)用作高ε介质/铁电介质，电极和壁垒层结合需要必须应用有利于扩散过程的高处理温度，在实际上，意味着在制造时Si半导体晶片显著提高的掺杂危险或污染危险。

US专利说明书5,679,405描述了一种方法，其中为了阻止污染的积聚，在CVD设备内经固定在衬底支架上的半导体晶片的背侧通入氩气流。

US专利说明书5,424,224描述了一种方法，其中，在晶片的正侧和边缘抛光期间，半导体晶片的背侧通过淀积SiO₂或Si₃N₄保护层加以保护。在抛光过程之后重新去除保护层。

在日本专利说明书JP 56-83948A的摘要中描述了一种半导体衬底的处理方法，其中在半导体衬底的背侧上淀积由半导体材料或其氧化物构成的含杂质的层。在稍后的退火工艺中，杂质分布在半导体衬底里。

本发明的任务是提供一种可以在进行退火工艺期间减少半导体晶片污染或掺杂危险的Si半导体晶片的处理方法。此外，本发明的目的在于：产生在随后的退火工艺里防止污染的、正面至少局部处理的Si半导体晶片。

本任务通过权利要求1和12的特征解决。

通过本发明的保护层淀积到Si半导体晶片的背面，阻止了在退火工艺前或期间金属物质和/或稀土金属物质可以聚积到半导体晶片的“裸露的”背侧，并且阻止在退火工艺期间扩散到单晶硅材料内并污染它们。半导体材料的这类污染是不希望的，因为它们可以导致在半导体晶片正面上制造的元件寿命和/或电特性变差。

根据本发明的第1优选实施结构，保护层包含Si₃N₄阻挡层。事实表明氮化物层形成—尤其对Pt一极为有效的扩散壁垒。

Si₃N₄阻挡层优先通过LPCVD(低压化学汽相淀积)工艺淀积。由此得到具有低腐蚀速率和良好阻挡扩散特性的极“密”氮化物。

在淀积Si₃N₄阻挡层之前，合适地在Si半导体晶片上淀积SiO₂缓冲层。这阻止了在单晶硅衬底和Si₃N₄阻挡层之间建立过度的应力，该应力可以损害Si₃N₄阻挡层的均匀性、机械稳定性和扩散壁垒作用。

本发明方法的第二优选实施结构的特征为，保护层包含一个SiO₂阻挡层。SiO₂阻挡层也对单晶Si半导体衬底的杂质起反作用，其中假设：在更大程度上其对层内应阻止的物质的淀积过程或富集过程的作用比在Si₃N₄阻挡层大。

在本发明的第3优选实施结构中，保护层包含由嵌入到两SiO₂层间的多晶硅层构成的三层结构或由交替地安排的SiO₂层和多晶硅层构成的多层结构组成的阻挡层。

保护层的厚度可以依据应用的层材料、类型，物质剂量和工艺条件(尤其是退火工艺的温度和时间长短)来选择。保护层优先具有大于30nm的厚度，尤其是大于100nm的厚度。

另一具有优点采用的措施，其特征为，保护层用一种对应避开Si半导体衬底的物质起浮获中心作用的材料，尤其是磷掺杂。通过这种掺杂提高了保护层对物质的淀积能力及收集能力。

通常在处理Si半导体晶片的正面时实施多次层淀积步骤，其中，释放了各种这类物质(金属和/或稀土金属)。根据有利的工艺过程控制可以规定，在一个层淀积工艺后保护层经受清洁处理以去除积聚物质和/或在层淀积工艺后或在两退火工艺之间局部剥蚀掉保护层以去除高度污染的表面区。因此在随后的退火工艺前可以达到降低保护层被污染物的复盖度或富集度。

另一有利的措施在于：在保护层淀积前，将Si半导体晶片的背侧在近表面区特意引入损伤。按此方式形成的“损伤层”有能力收集上述物质，并把它“去活”，因此—除了保护层之外还附加地—抵制其扩散到单晶硅半导体衬底里。

本发明按照示例的方式依靠附图说明如下。其中唯一的图以示意方式示出具有开关晶体管和高ε或铁电叠层电容器的、在半导体晶片内形成的DRAM存储单元的层序列。

借助通常的平面工艺法(层淀积、应用光刻和蚀刻技术使层结构化、层掺杂)在p掺杂Si半导体衬底1上制造N沟道MOS晶体管。

n⁺掺杂的漏区2经由衬底材料制成的处于其间的沟道4与n⁺掺杂的源区3分开。薄栅氧化物层5处于沟道4之上。多晶硅栅极6淀积在栅氧化物层5上。

在上述MOS晶体管2，3，4，5，6之上淀积包含一接触孔8的氧化物覆盖层7。接触孔8充填由多晶硅构成的导电连接结构9(所谓“插塞”)。

上述结构的建立和制造方式是众知的。也可以提供双极晶体管或别的单片半导体功能器件代替这里描述的MOS晶体管2，3，4，5，6。

在氧化物覆盖层7之上制造一电容器10。

电容器10具有下电极11(所谓“底电极”)、上电极12和处于其间的高ε介电体/铁电体13。

高ε介电体/铁电体13，例如PZT，SBT，ST或BST通过MOD(金属有机物淀积)，MOCVD(金属有机物化学汽相淀积)工艺或溅射工艺淀积。

在高ε介电体/铁电体13淀积之后，它必须在含氧气氛下在约550-800℃的温度下，必要时多次退火(调理)。为了避免高ε介电体/铁电体13与电极11，12不希望的化学反应，它由铂(或其它足够耐温和惰性的材料)制成。

为了制造电极11，12，在高ε电体/铁电体13淀积前和后，其它的淀积工艺是必要的。

因为在上述退火工艺中，例如Bi，Ba，Sr可以从高ε介电体/铁电体13扩散透过Pt下电极11。此外，Pt在温度高于约550℃时在Si内具有高扩散能力。因此，为了保护连线结构9，在Pt下电极之下提供由TiN，TaN，Ir，IrO₂，MoSi₂或其它合适材料构成的贯穿的壁垒层14。壁垒层14也通过淀积工艺(必要时通过后继的退火工艺)产生，根据上述层序，它在Pt电极11，12和高ε介电体/铁电体13淀积之前进行。

为电容器结构和壁垒层结构必需的全部“新型”物质(金属和稀土金属)或许可能在上述淀积工艺中也直接与—通常露出的—硅半导体晶片的背侧接触。为了防止这些物质从背侧聚积到Si半导体衬底1，并随后在后继的退火工艺中扩散到其内，在Si半导体晶片的背侧淀积保护层15。

保护层15可以在MOS晶体管2，3，4，5，6制造前、期间或后产生。当然，它必须至少在所有情况下应当阻止从其背侧进入硅半导体晶片的那些“新型”物质积聚前淀积。通常保护层15在壁垒层14淀积前，或最迟在淀积Pt下电极11前产生。

保护层15可以例如由厚度30nm或更厚的Si₃N₄阻挡层构成，该层以选择的方式垫上主要至少10nm厚的氧化物层用于消除过渡区应力。另一可能性在于：提供“增密的”，必要时掺杂的SiO₂阻挡层作为保护层15。此外可以使用由埋入两氧化物层的掺杂的多晶硅层构成的夹层和由交替地氧化物层和掺杂的多晶硅层构成的多层。作为掺杂物可应用例如磷，其中掺杂物(P⁺)起着配位组分的作用。

在实际上已经证实，在上述物质中Pt(电极材料)显示特别高的污染倾向。在保护层厚度大于30nm时，单晶硅有关Pt的污染明显，并且在层厚大于100nm时可降低几个量级。

诚然，根据其层厚，应用的工艺参量(例如退火工艺的温度和时间长短)以及污染物质的背景剂量，保护层15始终只能阻止有限量的污染。为了即使在很小层厚或不利的工艺条件下(例如频繁退火，长时间退火，高退火温度)下维持在Si半导体衬底1内的污染度很低，可以附加地设置清洁处理工艺和/或材料剥蚀工艺。

通过在淀积过程后用王水清洁处理可以溶解掉在保护层15上的Pt，或其它金属的聚积或至少在数量上降低。

材料剥蚀可以通过腐蚀工艺进行，其中，外部强污染的层例如保护层15小于10nm的层被去除。氮化物保护层15可以例如用HF/HNO₃腐蚀。

两项工艺(清洁处理材料剥蚀)可以或者组合或者重复进行。如果设置多次退火工艺，则也在单个退火工艺之间进行重复的材料剥蚀对降低污染度也是有意义的。

保护层15也可以根据应淀积到Si半导体衬底1的正面上的结构的工艺步骤数依次分级地被剥蚀。这种保护层15部分地、因此重复地去除对于降低晶片背面的杂质到合理的程度是有贡献的。尤其是这样采取的措施具有优点：可以相当快地去除保护层15的各最强污染的最上层，并因此显著降低污染继续进入的概率。为了依次去除，保护层15应当敷涂足够厚度。

在应用由氮化物阻挡层和氧化物缓冲层组成的保护层15以及应用上述清洁处理工艺和材料剥蚀工艺，在去除该层之后借助TRXRF(全反射X射线荧光技术)可以验证：Si半导体衬底在1mm晶片厚度情况下，Pt掺杂度小于10¹¹原子/cm²。