一种可扩充外围设备的并行总线系统

摘要

本发明提供一种可扩充外围设备的并行总线系统,具有一中央处理单元、一种以上的外围设备、及一个用以连接该中央处理单元与该一种以上的外围设备的并行总线。并行总线上有一条线作为外围设备选择线,并有另一条线作为系统时钟线,其他线则构成该系统一字节所需的线。在其他线上传递的信息型态包括指令字节、地址字节及数据字节,一般利用这些其他线首先送出指令字节,其次送出地址字节,然后送出数据字节。

说明书

本发明涉及一种并行总线系统，尤其是指一种可扩充外围设备的并行总线系统，可供芯片上的系统(System on Chip)或其他类似系统扩充其外围设备使用。

一般芯片上的系统(System on Chip)如图1所示，在芯片1上已经具有中央处理单元11，解码器12，及若干外围设备13、14、15等，内部连线CS1、CS2、CS3及总线10均已设定，使用时若需要外加其他外围设备，是相当困难的。如果联结两颗芯片而作扩充，不但接线复杂，而且程序选写十分繁琐。

目前一般的串行总线系统具有可扩充外围设备的功能，但因为是串行总线系统，相关指令与数据的传输十分缓慢。

因此本发明的目的在于提出一种可扩充外围设备的并行总线系统，相关的系统配合此种并行总线系统设计，可轻易扩充所需的外围设备。

本发明又一目的在于使所提出的并行总线系统中的外围设备亦可视需要而主控该总线，使外围设备亦可主控资料传输。

本发明再一目的在于使所提出的并行总线系统可同时具有一个以上的中央处理单元，可以分时地主控该总线。

图1为一般实用芯片上的系统(System on Chip)的示意图。

图2是本发明的并行总线系统一实施例的示意图。

图3是本发明的具有两个中央处理单元的并行总线系统的示意图。

请参考图2，它是本发明的并行总线系统一个实施例的示意图，一个中央处理单元21与若干外围设备22，23，24……互相与并行总线20连接。并行总线20具有十条线(本发明不限定线的数目)，各条线的的功能请见表一的说明。

    表一1～8 CD0～CD7指令字节、地址字节、数据字节传输线9 SCLK    系统时钟线10 CSB    外围设备选择线

系统时钟线SCLK是中央处理单元21将系统时钟信号送至各外围设备22，23，24，……等所用的线。

周线装置选择线CSB则为中央处理单元21通知所有外围设备接受信息与否的线，比方说当其为低电位时，代表通知所有外围设备接受信息，反之则反。

中央处理单元21通知所有外围设备准备接受信息后，于CD0～CD7线上先送出指令字节的所有位，其次送出地址字节的所有位，然后送出数据字节的所有位。各外围设备即开始解读这些信息，以便按指示工作。

指令字节(8位)首先被送上CD0～CD7线，为了使外围设备能确知此为指令字节，可规定CD0线为1即代表指令字节。指令字节的种类如表二所示：

表二指令名称CD0～CD7说明IDEN1100ID0～ID3选择外围设备指令COMBO1101DA0～DA3选择外围设备内子装置的指令MODE111100001外围设备为小型存储器指令MODE211100010外围设备为大型存储器指令NAUTO11101000外围设备内存储器地址不自动加减指令AUTOA11101100外围设备内存储器地址自动加1指令AUTOA21101101外围设备内存储器地址自动加2指令AUTOS111101110外围设备内存储器地址自动减1指令AUTOS211101111外围设备内存储器地址自动减2指令WR1B11110000写入1字节数据WR2B11110001写入2字节数据WR3B11110010写入3字节数据WR4B11110011写入4字节数据RMW1B11110100读后覆写1字节数据RMW2B11110101读后覆写2字节数据RMW3B11110110读后覆写3字节数据RMW4B11110111读后覆写4字节数据RFW1B11111000写后验读1字节数据RFW2B111110001写后验读2字节数据RFW3B11111010写后验读3字节数据RFW4B11111011写后验读4字节数据RD1B11111100读取1字节数据RD2B11111101读取2字节数据RD3B11111110读取3字节数据RD4B11111111读取4字节数据REGISTER10R5R4R3R2R1R0选择寄存器指令

指令字节通常不只一个字节(本例一字节为8位)，第一个字节为IDEN，用以指示哪个外围设备准备接收信息，其后四位即为外围设备的代码，本例可指定16个外围设备。其次是COMBO或MODE1，MODE2或NAUTO，AUTOA1，AUTOA2，AUTOS1，AUTOS2等字节。

使用COMBO时，表示该被指定的外围设备中含有若干子装置，COMBO后四位即指定子装置的地址，本例最高可含16个子装置。MODE1，MODE2则用以确定外围设备的存储器是小型还是大型；NAUTO则用以确定外围设备内存储器地址不自动加减，若使用AUTOA1，AUTOA2，AUTOS1，或AUTOS2时，则后续的数据可以连续传送，不必每次都附加指令字节与地址字节。

其次则送出其余的16个读写指令字节其中之一，读写指令字节分为四种如下：1．写入指令字节

表示中央处理单元欲将数据写入外围设备内，其数据的型态可为一字节到四字节，即WR1B，WR2B，WR3B，WR4B。2．读后覆写字节

表示中央处理单元欲将外围设备内的数据读出，加以处理后再写入外围装置内原地址，其数据的型态可为一字节到四字节，即RMW1B，RMW2B，RMW3B，RMW4B。3．写后验读字节

表示中央处理单元欲将数据写入外围设备内，并再读出验证是否正确写入，其数据的型态可为一字节到四字节，即RFW1B，RFW2B，RFW3B，RFW4B。4．读取指令字节

表示中央处理单元欲将外围设备内的数据读出，其数据的型态可为一字节到四字节，即RD1B，RD2B，RD3B，RD4B。

选择寄存器指令REGISTER则用以指示中央处理单元将数据送到外围设备相关的寄存器中以备处理，前二位为10，后面六个位R5R4R3R2R1R0则可指定64个寄存器。

指令字节送完后，紧接着送出地址字节，地址字节的型态如表三所示：

表三

地址指令CD0～CD7CD0～CD7CD0～CD7    说明(地址)00A21～A16，A15～A8，A7～A0，MODE2：地址4MB(地址)010A20～A16，A15～A8，A7～A0，MODE2：地址2MB(地址)0110A19～A16，A15～A8，A7～A0，M0DE2：地址1MB(地址)01110A18～A16，A15～A8，A7～AO，MODE2：地址512KB(地址)011110A17～A16，A15～A8，A7～A0，MODE2：地址256KB(地址)0111110A16，A15～A8，A7～A0，MODE2：地址128KB(地址)01111110，A15～A8，A7～A0，MODE2：地址64KB(地址)01111111，0 A14～A8，A7～A0，MODE2：地址32KMB(地址)01111111，10 A13～A8，A7～A0，MODE2：地址16KB(地址)01111111，110 A12～A8，A7～A0，MODE2：地址8KB(地址)01111111，1110 A11～A8，A7～A0，MODE2：地址4KB

表三的地址指令是以MODE2为例说明的，连续在CD0～CD7线上送出三个字节，根据存储器的大小而有不同的预定位值，如为4MB的存储器时，其第一个字节的前两个位规定中“00”，如为2MB的存储器时，其第一个字节的前三个位规定为“010”，余类推。请注意，第一个地址字节的第一个位CD0定为0，以便与指令字节的第一个位区别。

若指令字节中用了MODE1指令，则地址字节只要送出一个字节即可，代表存储器地址仅128个字节。

地址字节送完后，紧接着送出数据字节，数据字节的数目已由前述四种读写字节规定。

送完数据字节后，外围设备选择线CSB转成高电位，通知各外围设备此一回合的信息告终。

本发明的外围设备亦可设计成配合中央处理单元，在适当时机控制此并行总线，如可在中央处理单元停止控制外围设备选择线CSB后，主动控制外围设备选择线CSB，通知其他外围设备接受信息。

请见图3，其为本发明并行总线另一种形态，即具有两个中央处理单元31、32，可安排分别控制相关外围设备33、34、35，只要并行总线30无人主控即可加以控制，或者是其中一个中央处理单元具有优先权，可中断另一中央处理单元而掌控此并行总线。

本发明的并行总线系统中，并行线的数目、字节的大小、逻辑的正负、线的次序、指令字节与地址字节的种类与形态、中央处理单元的数目等均无限制，而且也不限定只能使用于芯片上的系统(System on Chip)。上述例子只是举例说明，不能作为限制，本发明的精神与范围应以后附的申请专利范围为准。