需要微小面积的阈值逻辑电路

摘要

本发明内容涉及一个第一电路部分及至少一个第二电路部分构成的一个阈值逻辑电路,这些电路部分分别具有一个计值器电路以及至少两个待计值分路。在第一电路部分中形成的部分求和信号为至少一个第二电路部分所共用,并且总是不分开地来形成,其主要的优点在于需要很小的芯片面积。

说明书

一个阈值逻辑电路主要包括加权输入量求和电路元件以及随后的阈值形成电路的元件，对于这类逻辑电路，还有类似于EPROM中具有一个浮栅的所谓神经原(Neuron)MOS晶体管可以找到应用。

神经原MOS晶体管的结构以及它们在阈值逻辑电路中的应用，可以从IEEE Transactions on Electron Devices，Vol.39，No.6，June 1992，pp.1444-1455，中查到。

在国际申请WO96/42 049 A1中可以了解一个阈值逻辑电路，在该电路中至少有第一和第二电路部分，这些电路部分分别有一计值电路以及一些用于加权输入量的求和电路元件。

本发明的任务在于给出提供一种具有尽可能小的芯片面积的阈值逻辑电路。根据本发明，此项任务是通过一种阈值逻辑电路予以解决的，此电路具有一个第一电路部分及至少一个第二电路部分，这些部分分别具有一个计值电路，以及神经原MOS晶体管。其中，在第一电路部分中，在一个神经原MOS晶体管的一个栅极上形成一个部分求和信号，并且其中，在至少第二电路部分中，至少有另一神经原MOS晶体管，是可以通过第一电路部分的部分求和信号来控制的。分权利要求涉及到本发明的一些有用的发展。

以下借助附图详细地对本发明加以说明。其中

图1基于本发明的一个乘法器示例的阈值逻辑电路的电路图。

图2根据图1按照本发明的逻辑电路一部分的截面图。

很多逻辑操作，例如二进制乘法或二进制加法，均可以用阈值方程组的公式作如下描述：

f₁(x₁，…，x_m)＝1，当w₁₁x₁+w₁₂x₂+…+w_1mx_m≥T₁

              ＝0，否则

：

：                                                 (1)

f_n(x₁，…，x_m)＝1，当w_n1x₁+w_n2x₂+…+w_nmx_m≥T_n，

              ＝0，否则其中n≥2及m≥2。

同时x_i为输入量且i＝1……m，w_ki为加权因子，其中i＝1…m及k＝1……n，以及T_i为等式及不等式方程组的阈值，其中i＝1……n。在电路技术实施中，x_i常常是二进制量，其值只能取0及1。如果一行的加权因子的至少两个矢量(w_i1，w_i2，…，w_im)以及(w_j1，w_j2，…，w_jm)，其中i≠j，i≤n而j≤n，在形式上是类似的，即很多元素是一致的，也就是说对于尽可能多的下标k，其中1≤k≤m，w_ik＝w_jk是成立的。则可以这样来变换方程组(1)的i行及j行的条件边，即在一边，下面指在符号“≥”的左边，为相同的部分和，同时在另一边，下面指在右边，是两行中不一致的项。用公式描述则对于行i及行j可写成如下形式。f_i(x₁，…，x_m)＝1，当∑w_itx_t≥T_i+∑w_itx_t，

            对于w_it＝w_jt的  对于w_it≠w_jt的

            所有t有效         所有t有效f_i＝0，否则                                            (2)f_j(x₁，…，x_m)＝1，当∑w_jtx_t≥T_j+∑w_jtx_t，

                    对于w_it＝w_jt的     对于w_it≠w_jt的

                    所有t有效            所有t有效f_j＝0，否则假如T_i＝T_j也成立，则T_i及T_j也被置于具有相等的部分和的一边。

为了实现一个电路技术上的转换，现在由方程组(2)得到公共的部分和项，在这儿分别在不等式的左边，仅实现一次，而这个在一个部分电路中一次实现的部分和信号，也传输给阈值电路的另一部分进行处理。

如上已经提到的，最低条件是，至少方程组(1)的两个函数f_i及f_j在条件部分具有相同的部分和项。如果在一个方程组中存在较多的函数有相等的部分和，那么这些就可以组合成相应的组，其中对于每个函数组，各相等的项在最少的情况下，只产生唯一的一次。

作为一个范例，在图1中给出一个按本发明的用以下方程描述的阈值逻辑电路的乘法器单元：C_i+1(a₁，a₂，S_i，C_i)＝1，当a₁+a₂+2^*S_i+2^*C_i-4≥0

            ＝0，否则                                  (3)以及S_i+1(a₁，a₂，S_i，C_i，C_i+1)＝1，当a₁+a₂+2^*S_i+2^*C_i-4^*C_i+1-2≥0

                  ＝0，否则

                                                         (4)其中，a_i和b_i为需进行乘的位，C_i和S_i为一个直接在前面的一级的进位位和求和位，并且其中C_i+1和S_i+1为紧随其后一级的进位位和求和位，以及其中乘法器单元具有形成进位位C_i+1的一个单元部分CZ及形成求和位S_i+1的一个单元部分SZ。

此单元部分CZ包含一个计值电路，其具有对输入信号和参考信号加权求和的两个输入分路。计值电路具有p沟道MOS晶体管M₁和M₂以及n沟道MOS晶体管M₃、M₄和M₇，其中晶体管M₁和M₃以及晶体管M₂和M₄分别以交叉反馈方式构成倒相器，并且由此构成一个保持网络，此网络可通过同这两个倒相器输入端相连的晶体管M₇，借助于复位信号φ_reset1进行复位。由晶体管M₁及M₃构成的倒相器形成进位信号C_i+1，并且它通过左边的分路以n沟道MOS晶体管M5的形式同基准电位VSS相连，这儿在晶体管M₅的栅上加一参考电压V_ref以便根据方程(3)调节阈值。由晶体管M₂及M₄构成的倒相器经过右边的分路，以一个神经原MOS晶体管M₆的形式同基准电位相连，这儿晶体管M6的一个浮栅G有一个部分和信号TS＝a₁+a₂+2^*S_i+2^*C_i，并且与其相隔离的输入栅同位a_i，b_i，C_i及S_i的输入端相接。

形成求和位S_i+1的单元部分SZ同形成进位位C_i+1的单元部分CZ一样，同样包含一个具有两个输入分路的计值电路，其中具有计值电路晶体管M₁’，M₂’，M₃’，M₄’及M₇’，并且在信号C_i+1的位置上形成信号S_i+1。在单位部分SZ的左边分路提供一个神经原MOS晶体管M₅’形成数值为4^*C_i+1+2，此处这一项是通过方程(4)的变换得到的。单元部分SZ右边的分路，通过n沟MOS晶体管M6的浮栅被提供给求和信号TS＝a₁+a₂+2^*S_i+2^*C_i。

正如图2示例中所指出的，这种情况优先是如此产生的，即相应的神经原MOS晶体管M6及M6’的沟道区相当近地互相配置，并且用一薄的绝缘层OX1将用于浮栅G隔离的公共导电区复盖起来。晶体管M6的输入栅1……4通过一薄绝缘层OX2与浮栅G分开，并且在浮栅G上形成产生部分求和信号TS的单侧彼此相连的输入电容。作为例子，此外绝缘层OX1，OX2由SiO₂形成，导电区则由多晶硅形成。

相应地对于有一个第一电路CZ及至少有一个第二电路部分SZ的每个阈值逻辑电路均是适用的，其阈值方程可以被变换，以使其具有同样的部分求和信号TS，其中在第一电路部分CZ中形成的部分求和的信号TS输送给第二电路部分SZ，由此至少在第二电路部分中，不必再借助于一个有多输入栅相当大面积的神经原MOS晶体管重新形成部分和信号。