一种冗余码的新算法及其构成的乘法器

摘要

本发明涉及到冗余码乘法器，属于集成电路设计。本发明提供了一种冗余码新碥码算法，它能将生成的部分积数量减半并且不符加任何延时和硬件，从而使乘法器内部硬件数量大大减少，使乘法器具有速度快，功耗小，布线规则，更于VLSI版图设计。