一种全定制低漏电数字电路标准单元设计方法

摘要

一种全定制低漏电数字电路标准单元设计方法，在电路设计中：采用短沟道宽度和大沟道长度的晶体管，以增大数字电路标准单元电路导通电阻，抑制漏端感应源端势垒降低效应；并采用衬底连接大电阻单独偏压的方式，抑制晶体管栅电容的充放电。在版图设计中，单元版图定高，N阱和衬底采用可变动态高度，并取消填充单元，在每个单元版图中增加衬底和N阱接触，以避免尺寸增大和布局布线带来的闩锁效应，充分利用面积空间，本发明还提供了底层金属布线缺口除错方法，本发明基于深亚微米/纳米尺度CMOS集成电路制造工艺，所设计的数字电路标准单元具有较好的静态漏电性能，能实现原有工艺库提供的各单元电路基本功能，可用于综合全定制数字大规模集成电路。