一种FPGA原型验证开发板时分分析系统、方法、介质及终端

摘要

本发明公开了一种FPGA原型验证开发板时分分析系统、方法、介质及终端，所述系统包括：时钟约束模块，用来检测当前开发板工程设计中，是否存在约束文件以用来约束时钟；板级设计时分分析模块，给用户提供一个双向对话框，用来确定设计对象的时分特性是否符合要求，并生成分析报告，并针对当前工程是否使用时分复用TDM作出不同的展示处理用来显示区分；解析报告模块，判断板级设计时分分析模块是否生成分析报告，并根据生成的分析报告生成相应的解析报告，用户可以方便地分析设计中的各种时分特性，性能参数及评估结果，供用户参考，判定其是否符合需求，能有效的解决背景技术提出的问题。