用于流水线型模数转换器的动态比较器

摘要

本发明公开了一种用于流水线型模数转换器的动态比较器，包括三种动态比较器。动态比较器一通过输入管的宽长比的非对称设置，能够实现比较电平为±V

说明书

技术领域

本发明涉及一种半导体集成电路，特别是涉及一种用于流水线型模数转换器的动 态比较器。

背景技术

在现有的流水线模数转换器结构中，1.5位每级（1.5-bit/stage）的级模块以下 简称1.5位级模块的应用十分广泛，1.5位级模块的子模数转换器模块输出的数字信 号为2位数据，2位数据的有效值分别为00，01和10；11为冗余码。如图1所示， 是现有流水线型模数转换器的结构示意图；现有流水线型模数转换器包括N级级模块， 第1至N-1级级模块都为1.5位级模块1，第N级级模块也即最后一级级模块为2位 级模块2，2位级模块2为2位闪电式模数转换器（2-bit Flash ADC），第1级级模 块1的输入端为模拟信号输入端Analog in并输入模拟信号Vi，各1.5位级模块1 和2位级模块2都输出2位数据（2-bits），且各级模块输出的2位数据都输入到数 字校正电路3中，数字校正电路3的输出端为数字信号输出端Digital Out，数字校 正电路3对输入的数据进行校正后形成数字信号Do输出。

各1.5位级模块1包括采样保持模块（S/H）4、子模数转换器（Sub-ADC）6、子 数模转换器（Sub-DAC）7和增益放大器5，采样保持模块4对模拟输入信号Vin1进 行采样，子模数转换器6对模拟输入信号Vin1进行数字化后输出2位数据，子数模 转换器7将子模数转换器6输出的2位数据转换为模拟信号输出，该模拟信号和模拟 输入信号Vin1的差值被增益放大器5放大后作为下一级级模块的模拟输入信号。子 模数转换器6包括2个比较器8,2个比较器8的比较电平分别为V_ref/4和-V_ref/4，分 别用于实现模拟输入信号Vin和V_ref/4和-V_ref/4之间的比较，比较结果输入到译码器 11中，并由译码器11形成2位数据输出。V_ref为参考电平。

2位级模块2包括3个比较器，2个比较器9的比较电平分别为分别为V_ref/2和 -V_ref/2，分别用于实现模拟输入信号Vin2和V_ref/2和-V_ref/2之间的比较；比较器10 的比较电平为0伏，用于实现模拟输入信号Vin2和0伏之间的比较。3个比较器输出 的比较结果输入到译码器12中，并由译码器12形成2位数据输出即2-bit Digital  Output。

在流水线模数转换器中，模数转换的工作主要由上述比较器8、9和10完成，因 此比较器的性能对整体模数转换器的性能有很大的影响。

在实际的应用中，比较电平的偏移会严重影响比较器的准确性。为了得到准确的 比较结果，现有比较器需要复杂的电路产生准确的比较电平。但是在1.5-bit/Stage 中，通过降低级间增益，使比较电平的偏移只要不超过V_ref/4，就不会因为溢出而造 成数据丢失。同时，数字校正的使用，可以使前一级电路中由于比较电平的偏移而造 成的误差通过后一级电路校正。因此，大大降低了对比较器准确性的要求，而更多的 考虑提高速度，降低功耗和面积。动态比较器没有静态功耗，而且面积小，很适合作 为流水线模数转换器中的比较器结构。

发明内容

本发明所要解决的技术问题是提供一种用于流水线型模数转换器的动态比较器， 能分别实现±V_ref/4，0和±V_ref/2的比较电平，在满足准确性要求的前提下，实现高 速、低功耗，从而适合于流水线模数转换器的应用。

为解决上述技术问题，本发明提供一种用于流水线型模数转换器的动态比较器， 流水线型模数转换器包括由N级级模块组成的流水线模数转换结构，第1至N-1级级 模块都为1.5位级模块，第N级级模块为2位级模块。

各所述1.5位级模块的子模数转换器都包括两个动态比较器一，分别用于第一模 拟输入信号和V_ref/4之间、第一模拟信号和-V_ref/4之间的比较；所述2位级模块中 包括两个动态比较器二和一个动态比较器三，两个所述动态比较器二分别用于第二模 拟输入信号和V_ref/2之间、第二模拟输入信号和-V_ref/2之间的比较，所述动态比较 器三用于第二模拟输入信号和0电位的比较；V_ref表示参考信号。

所述动态比较器一包括：

第一NMOS管和第二NMOS管，所述第一NMOS管和所述第二NMOS管的源极都接地， 所述第一NMOS管和所述第二NMOS管栅极连接第一模拟输入信号的差分对。

第三MOS管和第四NMOS管，所述第三MOS管的源极和所述第一NMOS管的漏极连 接，所述第四NMOS管的源极和所述第二NMOS管的漏极连接，所述第三NMOS管和所 述第四NMOS管的栅极都接锁存信号。

第五NMOS管、第六NMOS管、第一PMOS管、第二PMOS管、第三PMOS管和第四 PMOS管，所述第五NMOS管的源极连接所述第三NMOS管的漏极，所述第六NMOS管的 源极连接所述第四NMOS管的漏极；所述第五NMOS管的漏极、所述第一PMOS管的漏 极、所述第二PMOS管的漏极、所述第六NMOS管的栅极、所述第三PMOS管的栅极都 连接在第一节点；所述第六NMOS管的漏极、所述第三PMOS管的漏极、所述第四PMOS 管的漏极、所述第五NMOS管的栅极、所述第二PMOS管的栅极都连接在第二节点；所 述第一PMOS管、所述第二PMOS管、所述第三PMOS管和所述第四PMOS管的源极都接 电源电压；所述第一PMOS管和所述第四PMOS管的栅极都接所述锁存信号；所述第一 节点和所述第二节点分别通过一反相器输出第一数字信号对。

所述动态比较器一在输入正相连接时用于第一模拟输入信号和V_ref/4之间的比 较，此时，所述第一NMOS管的栅极连接所述第一模拟输入信号的差分对的正相信号、 所述第二NMOS管栅极连接所述第一模拟输入信号的差分对的反相信号。

所述动态比较器一在输入反相连接时用于第一模拟输入信号和-V_ref/4之间的比 较，此时，所述第一NMOS管的栅极连接所述第一模拟输入信号的差分对的反相信号、 所述第二NMOS管栅极连接所述第一模拟输入信号的差分对的正相信号。

所述第二NMOS管的沟道的第一宽长比大于所述第一NMOS管的沟道的第二宽长 比，所述第一宽长比和所述第二宽长比的差值越大，所述动态比较器一的内置比较电 平也越大，通过所述第一宽长比和所述第二宽长比的设置使得所述动态比较器一的内 置比较电平在输入正相连接时为V_ref/4、在输入反相连接时为-V_ref/4。

所述动态比较器二包括：

尺寸相同且都工作于线性区的第七NMOS管、第八NMOS管、第九NMOS管、第十 NMOS管、第十一NMOS管和第十二NMOS管，所述第七NMOS管和所述第九NMOS管的栅 极连接所述第二模拟输入信号的差分对的正相信号，所述第八NMOS管和所述第十 NMOS管的栅极连接所述第二模拟输入信号的差分对的反相信号，所述第十一NMOS管 和所述第十二NMOS管的栅极连接所述参考信号的差分对；所述第七NMOS管、所述第 八NMOS管、所述第九NMOS管、所述第十NMOS管、所述第十一NMOS管和所述第十二 NMOS管的源极都连接地。

第十三NMOS管和第十四NMOS管，所述第七NMOS管、所述第九NMOS管、所述第 十一NMOS管的漏极都连接所述第十三NMOS管的源极，所述第八NMOS管、所述第十 NMOS管、所述第十二NMOS管的漏极都连接所述第十四MOS管的源极；所述第十三NMOS 管和所述第十四NMOS管的栅极都接所述锁存信号。

第十五NMOS管、第十六NMOS管、第五PMOS管、第六PMOS管、第七PMOS管和 第八PMOS管，所述第十五NMOS管的源极连接所述第十三NMOS管的漏极，所述第十 六NMOS管的源极连接所述第十四NMOS管的漏极；所述第十五NMOS管的漏极、所述 第五PMOS管的漏极、所述第六PMOS管的漏极、所述第十六NMOS管的栅极、所述第 七PMOS管的栅极都连接在第三节点；所述第十六NMOS管的漏极、所述第七PMOS管 的漏极、所述第八PMOS管的漏极、所述第十五NMOS管的栅极、所述第六PMOS管的 栅极都连接在第四节点；所述第五PMOS管、所述第六PMOS管、所述第七PMOS管和 所述第八PMOS管的源极都接电源电压；所述第五PMOS管和所述第八PMOS管的栅极 都接所述锁存信号。

由第一或非门和第二或非门连接形成的锁存器，所述第三节点通过一反相器连接 到所述第一或非门的第一输入端，所述第二或非门的输出端连接到所述第一或非门的 第二输入端；所述第四节点通过一反相器连接到所述第二或非门的第一输入端，所述 第一或非门的输出端连接到所述第二或非门的第二输入端，所述第一或非门和所述第 二或非门输出端输出第二数字信号对。

当所述动态比较器二用于第二模拟输入信号和V_ref/2之间的比较时，所述第十一 NMOS管的栅极连接所述参考信号的差分对的反相信号、所述第十二NMOS管的栅极连 接所述参考信号的差分对的正相信号；

当所述动态比较器二用于第二模拟输入信号和-V_ref/2之间的比较时，所述第十 一NMOS管的栅极连接所述参考信号的差分对的正相信号、所述第十二NMOS管的栅极 连接所述参考信号的差分对的反相信号。

所述动态比较器三包括：

尺寸相同且都工作于线性区的第十七NMOS管和第十八NMOS管，所述第十七NMOS 管的栅极连接所述第二模拟输入信号的差分对的正相信号，所述第十八NMOS管的栅 极连接所述第二模拟输入信号的差分对的反相信号；所述第十七NMOS管和所述第十 八NMOS管的源极都连接地。

第十九NMOS管和第二十NMOS管，所述第十七NMOS管的漏极连接所述第十九NMOS 管的源极，所述第十八NMOS管的漏极连接所述第二十MOS管的源极；所述第十九NMOS 管和所述第二十NMOS管的栅极都接所述锁存信号。

第二十一NMOS管、第二十二NMOS管、第九PMOS管、第十PMOS管、第十一PMOS 管和第十二PMOS管，所述第二十一NMOS管的源极连接所述第十九NMOS管的漏极， 所述第二十二NMOS管的源极连接所述第二十NMOS管的漏极；所述第二十一NMOS管 的漏极、所述第九PMOS管的漏极、所述第十PMOS管的漏极、所述第二十二NMOS管 的栅极、所述第十一PMOS管的栅极都连接在第五节点；所述第二十二NMOS管的漏极、 所述第十一PMOS管的漏极、所述第十二PMOS管的漏极、所述第二十一NMOS管的栅 极、所述第十PMOS管的栅极都连接在第六节点；所述第九PMOS管、所述第十PMOS 管、所述第十一PMOS管和所述第十二PMOS管的源极都接电源电压；所述第九PMOS 管和所述第十二PMOS管的栅极都接所述锁存信号。

由第三或非门和第四或非门连接形成的锁存器，所述第五节点通过一反相器连接 到所述第三或非门的第一输入端，所述第四或非门的输出端连接到所述第三或非门的 第二输入端；所述第六节点通过一反相器连接到所述第四或非门的第一输入端，所述 第三或非门的输出端连接到所述第四或非门的第二输入端，所述第三或非门和所述第 四或非门输出端输出第三数字信号对。

进一步的改进是，各所述1.5位级模块的子模数转换器的一个所述动态比较器一 输出所述第一模拟输入信号和V_ref/4之间的比较形成的所述第一数字信号对、另一个 所述动态比较器一输出所述第一模拟输入信号和-V_ref/4之间的比较形成的所述第一 数字信号对，两组所述第一数字信号对输入到译码器中形成各所述1.5位级模块的2 位数据输出。

进一步的改进是，所述2位级模块的一个所述动态比较器二输出所述第二模拟输 入信号和V_ref/2之间的比较形成的所述第二数字信号对、另一个所述动态比较器二输 出所述第二模拟输入信号和-V_ref/2之间的比较形成的所述第二数字信号对，所述动 态比较器三输出所述第二模拟输入信号和0电位之间的比较形成的所述第三数字信号 对，两组所述第二数字信号对和一组所述第三数字信号对输入到译码器中形成所述2 位级模块的2位数据输出。

本发明通过设置三种动态比较器，能比较准确的实现±V_ref/4，0和±V_ref/2的比 较电平，在满足准确性要求的前提下，能实现高速和低功耗，从而适合于流水线模数 转换器的应用。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是现有流水线型模数转换器的结构示意图；

图2是本发明实施例的动态比较器一的电路图；

图3是本发明实施例的动态比较器一的比较电平为Vref/4时的仿真曲线；

图4是图3的仿真曲线的放大图；

图5本发明实施例的动态比较器二的电路图；

图6本发明实施例的动态比较器三的电路图；

图7本发明实施例的采用了动态比较器二和三的2位级模块的仿真曲线。

具体实施方式

本发明实施例的动态比较器是用于如图1所示的流水线型模数转换器中；流水线 型模数转换器包括由N级级模块组成的流水线模数转换结构，第1至N-1级级模块都 为1.5位级模块1，第N级级模块为2位级模块2。

所述2位级模块2为2位闪电式模数转换器（2-bit Flash ADC），第1级级模块 1的输入端为模拟信号输入端Analog in并输入模拟信号Vi，各所述1.5位级模块1 和所述2位级模块2都输出2位数据（2-bits），且各级模块输出的2位数据都输入 到数字校正电路3中，所述数字校正电路3的输出端为数字信号输出端Digital Out， 所述数字校正电路3对输入的数据进行校正后形成数字信号Do输出。

各所述1.5位级模块1包括采样保持模块（S/H）4、子模数转换器（Sub-ADC）6、 子数模转换器（Sub-DAC）7和增益放大器5，所述采样保持模块4对第一模拟输入信 号Vin11进行采样，所述子模数转换器6对第一模拟输入信号Vin11进行数字化后输 出2位数据，所述子数模转换器7将所述子模数转换器6输出的2位数据转换为模拟 信号输出，该模拟信号和第一模拟输入信号Vin11的差值被增益放大器5放大后作为 下一级级模块的模拟输入信号。

各所述1.5位级模块1的子模数转换器6都包括两个动态比较器一8，分别用于 第一模拟输入信号Vin1和V_ref/4之间、第一模拟信号和-V_ref/4之间的比较；所述 2位级模块2中包括两个动态比较器二9和一个动态比较器三10，两个所述动态比较 器二9分别用于第二模拟输入信号Vin2和V_ref/2之间、第二模拟输入信号Vin2和-V_ref/2之间的比较，所述动态比较器三10用于第二模拟输入信号Vin2和0电位的比较； V_ref表示参考信号Vref。

如图2所示，是本发明实施例的动态比较器一的电路图，所述动态比较器一8包 括：

第一NMOS管MN1和第二NMOS管MN2，所述第一NMOS管MN1和所述第二NMOS管 MN2的源极都接地GND，所述第一NMOS管MN1和所述第二NMOS管MN2作为输入管， 所述第一NMOS管MN1和所述第二NMOS管MN2栅极连接第一模拟输入信号Vin1的差 分对。

第三MOS管MN3和第四NMOS管MN4，所述第三MOS管MN3的源极和所述第一NMOS 管MN1的漏极连接，所述第四NMOS管MN4的源极和所述第二NMOS管MN2的漏极连接， 所述第三NMOS管和所述第四NMOS管MN4的栅极都接锁存信号Latch。

第五NMOS管MN5、第六NMOS管MN6、第一PMOS管MP1、第二PMOS管MP2、第三 PMOS管MP3和第四PMOS管MP4，所述第五NMOS管MN5的源极连接所述第三NMOS管 的漏极，所述第六NMOS管MN6的源极连接所述第四NMOS管MN4的漏极；所述第五NMOS 管MN5的漏极、所述第一PMOS管MP1的漏极、所述第二PMOS管MP2的漏极、所述第 六NMOS管MN6的栅极、所述第三PMOS管MP3的栅极都连接在第一节点；所述第六NMOS 管MN6的漏极、所述第三PMOS管MP3的漏极、所述第四PMOS管MP4的漏极、所述第 五NMOS管MN5的栅极、所述第二PMOS管MP2的栅极都连接在第二节点；所述第一PMOS 管MP1、所述第二PMOS管MP2、所述第三PMOS管MP3和所述第四PMOS管MP4的源极 都接电源电压VDD；所述第一PMOS管MP1和所述第四PMOS管MP4的栅极都接所述锁 存信号Latch；所述第一节点和所述第二节点分别通过一反相器输出第一数字信号对 D1a和D0a。和所述第一节点相连的反相器由NMOS管M1和PMOS管M2连接而成，和 所述第二节点相连的反相器由NMOS管M3和PMOS管M4连接而成。

所述动态比较器一8在输入正相连接时用于第一模拟输入信号Vin1和V_ref/4之 间的比较，此时，所述第一NMOS管MN1的栅极连接所述第一模拟输入信号Vin1的差 分对的正相信号inp1、所述第二NMOS管MN2栅极连接所述第一模拟输入信号Vin1 的差分对的反相信号inn1。所述动态比较器一8在输入正相连接对应于图2所示结构。

所述动态比较器一8在输入反相连接时用于第一模拟输入信号Vin1和-V_ref/4之 间的比较，此时，所述第一NMOS管MN1的栅极连接所述第一模拟输入信号Vin1的差 分对的反相信号inn1、所述第二NMOS管MN2栅极连接所述第一模拟输入信号Vin1 的差分对的正相信号inp1；所述动态比较器一8在输入反相连接在图2所示结构的基 础上将所述第一模拟输入信号Vin1的差分对的正反相信号连接关系互换即可。

所述第二NMOS管MN2的沟道的第一宽长比大于所述第一NMOS管MN1的沟道的第 二宽长比，所述第一宽长比和所述第二宽长比的差值越大，所述动态比较器一8的内 置比较电平也越大，通过所述第一宽长比和所述第二宽长比的设置使得所述动态比较 器一8的内置比较电平在输入正相连接时为V_ref/4、在输入反相连接时为-V_ref/4。

如图3所示，是本发明实施例的动态比较器一的比较电平为Vref/4时的仿真曲 线；图4是图3的仿真曲线的放大图。曲线101为所述锁存信号Latch的曲线，曲线 102为所述第一数字信号D1a的曲线，曲线103为所述第一数字信号D0a的曲线，曲 线104为所述第一模拟输入信号Vin1的曲线。

本发明实施例的所述动态比较器一8采用了反相交叉耦合的动态锁存比较器结 构，该结构有两种工作模式：复位模式和锁存模式。

当所述锁存信号Latch为低电平，所述动态比较器一8工作在复位模式，此时所 述第一PMOS管MP1和所述第四PMOS管MP4导通，所述第三NMOS管MN3和所述第四 NMOS管MN4截止，所述第一PMOS管MP1和所述第四PMOS管MP4的漏端电压上拉到电 源电压VDD，输出D1aD0a=00，即所述第一数字信号对D1a和D0a都为0。

当Latch为高电平，所述动态比较器一8工作在锁存模式，此时所述第一PMOS 管MP1和所述第四PMOS管MP4截止，所述第三NMOS管MN3和所述第四NMOS管MN4 导通，同时所述第五NMOS管MN5、所述第六NMOS管MN6、所述第二PMOS管MP2和所 述第三PMOS管MP3也导通，形成放大支路，将所述第一模拟输入信号Vin1的差分对 信号inp1和inn1的差值放大后输出。所述第五NMOS管MN5、所述第六NMOS管MN6、 所述第二PMOS管MP2和所述第三PMOS管MP3构成了类似两个反相器首尾相接的锁存 器，可以将输出的大电压迅速上拉到电源电压VDD，小电压迅速下拉到地GND，再经 过由NMOS管M1和PMOS管M2以及NMOS管M3和PMOS管M4构成的反相器输出，增大 驱动能力。

在所述动态比较器一8中，通过使输入管即所述第一NMOS管MN1和所述第二NMOS 管MN2的尺寸保持一定的偏差，可以实现内置比较电平。如果所述第二NMOS管MN2 的宽长比大于所述第一NMOS管MN1，可以实现正的比较电平，此时对应于所述动态比 较器一8在输入正相连接时的情形。如果采用图2所示的连接输入正相连接方式，所 述第二NMOS管MN2的宽长比小于所述第一NMOS管MN1，可以实现负的比较电平；本 发明实施例中，所述第二NMOS管MN2的宽长比还是设置为大于所述第一NMOS管MN1， 但是采用输入反相连接，同样可以到达相同负的比较电平。当所述第一模拟输入信号 Vin1的差分输入电压(inp1-inn1)大于或小于内置比较电平时，所述动态比较器一8 会产生不同的输出结果。下面以内置比较电平为1/4V_ref为例，对所述动态比较器一8 进行仿真，其中锁存信号Latch为100MHz的脉冲信号，所述第一模拟输入信号Vin1 的差分信号(inp1-inn1)为-0.4V～0.4V的斜坡信号时，那么比较电平为 1/4·0.4V=0.1V。整体仿真结果如图3所示，当锁存信号Latch为低电平，D1a=D0a=0， 所述动态比较器一8处于复位状态；当锁存信号Latch为高电平，所述第一模拟输入 信号Vin1低于比较电平，D1a=1，D0a=0；当Latch为高电平，所述第一模拟输入信 号Vin1高于比较电平，D1a=0，D1a=1。在图4中，可以清楚的看到，在所述第一模 拟输入信号Vin1约为102.72mV时，D1aD0a的状态由10转变为01，这与理想的比较 电平相差仅仅2.72mV，远低于V_ref/4即0.1V，在1.5-bit/Stage的结构中可以被校正。 所以本发明实施例的所述动态比较器一能够实现±V_ref/4的比较电平。

如图5所示，本发明实施例的动态比较器二的电路图；所述动态比较器二9包括：

尺寸相同且都工作于线性区的第七NMOS管MN7、第八NMOS管MN8、第九NMOS管 MN9、第十NMOS管MN10、第十一NMOS管MN11和第十二NMOS管MN12，所述第七NMOS 管MN7和所述第九NMOS管MN9的栅极连接所述第二模拟输入信号Vin2的差分对的正 相信号inp2，所述第八NMOS管MN8和所述第十NMOS管MN10的栅极连接所述第二模 拟输入信号Vin2的差分对的反相信号inn2，所述第十一NMOS管MN11和所述第十二 NMOS管MN12的栅极连接所述参考信号Vref的差分对；所述第七NMOS管MN7、所述 第八NMOS管MN8、所述第九NMOS管MN9、所述第十NMOS管MN10、所述第十一NMOS 管MN11和所述第十二NMOS管MN12的源极都连接地GND。

第十三NMOS管MN13和第十四NMOS管MN14，所述第七NMOS管MN7、所述第九NMOS 管MN9、所述第十一NMOS管MN11的漏极都连接所述第十三NMOS管MN13的源极，所 述第八NMOS管MN8、所述第十NMOS管MN10、所述第十二NMOS管MN12的漏极都连接 所述第十四MOS管的源极；所述第十三NMOS管MN13和所述第十四NMOS管MN14的栅 极都接所述锁存信号Latch；

第十五NMOS管MN15、第十六NMOS管MN16、第五PMOS管MP5、第六PMOS管MP6、 第七PMOS管MP7和第八PMOS管MP8，所述第十五NMOS管MN15的源极连接所述第十 三NMOS管MN13的漏极，所述第十六NMOS管MN16的源极连接所述第十四NMOS管MN14 的漏极；所述第十五NMOS管MN15的漏极、所述第五PMOS管MP5的漏极、所述第六 PMOS管MP6的漏极、所述第十六NMOS管MN16的栅极、所述第七PMOS管MP7的栅极 都连接在第三节点；所述第十六NMOS管MN16的漏极、所述第七PMOS管MP7的漏极、 所述第八PMOS管MP8的漏极、所述第十五NMOS管MN15的栅极、所述第六PMOS管MP6 的栅极都连接在第四节点；所述第五PMOS管MP5、所述第六PMOS管MP6、所述第七 PMOS管MP7和所述第八PMOS管MP8的源极都接电源电压VDD；所述第五PMOS管MP5 和所述第八PMOS管MP8的栅极都接所述锁存信号Latch。

由第一或非门105a和第二或非门105b连接形成的锁存器，所述第三节点通过一 由NMOS管M5和PMOS管M6连接形成的反相器连接到所述第一或非门105a的第一输 入端，所述第二或非门105b的输出端连接到所述第一或非门105a的第二输入端；所 述第四节点通过一由NMOS管M7和PMOS管M8连接形成的反相器连接到所述第二或非 门105b的第一输入端，所述第一或非门105a的输出端连接到所述第二或非门105b 的第二输入端，所述第一或非门105a和所述第二或非门105b输出端输出第二数字信 号对D1b和D0b。

当所述动态比较器二9用于第二模拟输入信号Vin2和-V_ref/2之间的比较时，所 述第十一NMOS管MN11的栅极连接所述参考信号Vref的差分对的正相信号Vrefp、所 述第十二NMOS管MN12的栅极连接所述参考信号Vref的差分对的反相信号Vrefn。该 种连接方式已在图5中示出。

当所述动态比较器二9用于第二模拟输入信号Vin2和V_ref/2之间的比较时，所 述第十一NMOS管MN11的栅极连接所述参考信号Vref的差分对的反相信号Vrefn、所 述第十二NMOS管MN12的栅极连接所述参考信号Vref的差分对的正相信号Vrefp。该 种连接方式在图5中的基础上将所述参考信号Vref的差分对的正反相信号连接关系 对调即可。

如图5所示，所述动态比较器二9的下方的所述第七NMOS管MN7、所述第八NMOS 管MN8、所述第九NMOS管MN9、所述第十NMOS管MN10、所述第十一NMOS管MN11和 所述第十二NMOS管MN12的尺寸相同，都工作在线性区，相当于受栅压控制的线性电 阻，阻值与过驱动电压(V_GS-V_th)成反比。上方由所述第十五NMOS管MN15、所述第十六 NMOS管MN16、所述第六PMOS管MP6和所述第七PMOS管MP7连接形成类似于两个反 相器交叉连接而成的锁存结构，输出结果经过由NMOS管M5、PMOS管M6、NMOS管M7 和PMOS管M8构成的反相器驱动后，再通过由两个第一或非门（NOR1）105a和所述第 二或非门（NOR2）105b构成的锁存器进行锁存。当锁存信号Latch为低电平时，所述 动态比较器二9处于复位状态，输出D1b=D0b=0；当Latch为高电平，所述动态比较 器二9开始工作，如果用R₁代表左侧所述第七NMOS管MN7、所述第九NMOS管MN9和 所述第十一NMOS管MN11形成的第一总电阻，R₂代表右侧所述第八NMOS管MN8、所述 第十NMOS管MN10和所述第十二NMOS管MN12形成的第二总电阻，那么对应的电导即 电阻的倒数可以表示为：

$G_1={\mu }_n{C}_{\mathrm{ox}}(\mathrm{inp}2-V_{\mathrm{th}})[{\left(\frac{W}{L}\right)}_7+{\left(\frac{W}{L}\right)}_9]{+\mu }_n{C}_{\mathrm{ox}}{\left(\frac{W}{L}\right)}_{11}(V_{\mathrm{refp}}-V_{\mathrm{th}})$

$G_2={\mu }_n{C}_{\mathrm{ox}}(\mathrm{inn}2-V_{\mathrm{th}})[{\left(\frac{W}{L}\right)}_8+{\left(\frac{W}{L}\right)}_{10}]{+\mu }_n{C}_{\mathrm{ox}}{\left(\frac{W}{L}\right)}_{12}(V_{\mathrm{refn}}-V_{\mathrm{th}})$

其中，电导G1为第一总电阻R1的倒数、电导G2为第一总电阻R2的倒数，μ_n为 电子迁移率，MOS晶体管的C_ox栅区单位面积电容，分别代表所述第七NMOS管MN7、所述第九NMOS管MN9、所述第十一 NMOS管MN11、所述第八NMOS管MN8、所述第十NMOS管MN10和所述第十二NMOS管 MN12的宽长比，各宽长比都相同，V_th表示各MOS晶体管的阈值电压。

当所述动态比较器二9开始工作时，可以认为两边电导相等，即G1=G2，又因为 各MOS晶体管的尺寸相同使得各宽长比都相同，结果可以简化为：

$\mathrm{inp}-\mathrm{inn}=-\frac{1}{2}(V_{\mathrm{refp}}-V_{\mathrm{refn}})=-\frac{1}{2}\mathrm{Vref}$

得到的就是该所述动态比较器二9内置的比较电平，可以看出通过改变 (V_refp-V_refn)的值，可以很方便的调节比较电平的大小。只需要将V_refp和V_refn的位置互换， 就可以得到相反的V_ref/2比较电平。

如图6所述，本发明实施例的动态比较器三的电路图；所述动态比较器三10包 括：

尺寸相同且都工作于线性区的第十七NMOS管MN17和第十八NMOS管MN18，所述 第十七NMOS管MN17的栅极连接所述第二模拟输入信号Vin2的差分对的正相信号 inp2，所述第十八NMOS管MN18的栅极连接所述第二模拟输入信号Vin2的差分对的 反相信号inn2；所述第十七NMOS管MN17和所述第十八NMOS管MN18的源极都连接地 GND。

第十九NMOS管MN19和第二十NMOS管MN20，所述第十七NMOS管MN17的漏极连 接所述第十九NMOS管MN19的源极，所述第十八NMOS管MN18的漏极连接所述第二十 MOS管的源极；所述第十九NMOS管MN19和所述第二十NMOS管MN20的栅极都接所述 锁存信号Latch。

第二十一NMOS管MN21、第二十二NMOS管MN22、第九PMOS管MP9、第十PMOS 管MP10、第十一PMOS管MP11和第十二PMOS管MP12，所述第二十一NMOS管MN21的 源极连接所述第十九NMOS管MN19的漏极，所述第二十二NMOS管MN22的源极连接所 述第二十NMOS管MN20的漏极；所述第二十一NMOS管MN21的漏极、所述第九PMOS 管MP9的漏极、所述第十PMOS管MP10的漏极、所述第二十二NMOS管MN22的栅极、 所述第十一PMOS管MP11的栅极都连接在第五节点；所述第二十二NMOS管MN22的漏 极、所述第十一PMOS管MP11的漏极、所述第十二PMOS管MP12的漏极、所述第二十 一NMOS管MN21的栅极、所述第十PMOS管MP10的栅极都连接在第六节点；所述第九 PMOS管MP9、所述第十PMOS管MP10、所述第十一PMOS管MP11和所述第十二PMOS 管MP12的源极都接电源电压VDD；所述第九PMOS管MP9和所述第十二PMOS管MP12 的栅极都接所述锁存信号Latch；

由第三或非门106a和第四或非门106b连接形成的锁存器，所述第五节点通过一 由NMOS管M9和PMOS管M10连接形成的反相器连接到所述第三或非门106a的第一输 入端，所述第四或非门106b的输出端连接到所述第三或非门106a的第二输入端；所 述第六节点通过一由NMOS管M11和PMOS管M12连接形成的反相器连接到所述第四或 非门106b的第一输入端，所述第三或非门106a的输出端连接到所述第四或非门106b 的第二输入端，所述第三或非门106a和所述第四或非门106b输出端输出第三数字信 号对D1c和D0c。

如图1所示，各所述1.5位级模块1的子模数转换器6的一个所述动态比较器一 8输出所述第一模拟输入信号Vin1和V_ref/4之间的比较形成的所述第一数字信号对 D1a和D0a、另一个所述动态比较器一8输出所述第一模拟输入信号Vin1和-V_ref/4 之间的比较形成的所述第一数字信号对D1a和D0a，两组所述第一数字信号对D1a和 D0a输入到译码器11中形成各所述1.5位级模块的2位数据输出。

所述2位级模块2的一个所述动态比较器二9输出所述第二模拟输入信号Vin2 和V_ref/2之间的比较形成的所述第二数字信号对D1b和D0b、另一个所述动态比较器 二9输出所述第二模拟输入信号Vin2和-V_ref/2之间的比较形成的所述第二数字信号 对D1b和D0b，所述动态比较器三10输出所述第二模拟输入信号Vin2和0电位之间 的比较形成的所述第三数字信号对D1c和D0c，两组所述第二数字信号对D1b和D0b 和一组所述第三数字信号对D1c和D0c输入到译码器12中形成所述2位级模块的2 位数据输出。

由于所述动态比较器三10的比较电平为0，也就是说只是比较inp2和inn2之间 的大小关系，不需要增加额外的晶体管来设置比较电平，所以比较图5和6可知，只 需要将图5所示的所述动态比较器二9中所述第九NMOS管MN9、所述第十NMOS管MN10、 所述第十一NMOS管MN11和所述第十二NMOS管MN12去掉即可得到图6所示的所述动 态比较器三10。

如图7所示，本发明实施例的采用了动态比较器二和三的2位级模块的仿真曲线， 曲线107为所述第二模拟输入信号Vin2的曲线，所述曲线108为所述2位级模块2 通过所述译码器12输出的2位数据中的高位数据DH的曲线，所述曲线109为所述2 位级模块2通过所述译码器12输出的2位数据中的低位数据DL的曲线；设置锁存信 号Latch为100MHz脉冲信号，所述第二模拟输入信号Vin2的值in=inp2-inn2为 -0.3V～+0.3V的斜坡信号，Vrefp=1.2V，Vrefn=0.9V，那么理论上比较电平是+150mV， 0和-150mV。仿真结果如图7所示，可以看出，当in<-143.4mV，DH=DL=0；当 -143.4mV<in<40nV，DH=0，DL=1；当40nV<in<146mV，DH=1，DL=0；当in>146mV，DH=DL=1。 所以本发明实施例的所述动态比较器二和三能够实现0和±V_ref/2的比较电平。

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限 制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这 些也应视为本发明的保护范围。