无采保流水线型ADC中比较器失调后台校准方法与FPGA实现

摘要

为了解决超高速无采保流水线型ADC中比较器失调(包含孔径误差与静态比较器失调)对整体性能的影响问题,本文提出了一种后台数字校准方法.该方法通过在数字域对输出余差进行统计完成误差的检测,并在模拟域调节校准DAC完成误差的校准.校准基于余差均值之差和极值之和,分别对孔径误差和静态比较器失调进行迭代提取,避免了来自其他非理想因素的影响,提高了高频信号下ADC整体性能,有效提高了校准的稳定性.该方法应用于一款2.5 GS/s 12 bit ADC中,并基于FPGA进行实现.根据实际测试结果在输入信号频率为1.913 GHz时,校准后SNDR提高了8 dB.该校准方法降低了无采保流水线型ADC的设计难度和模拟电路的设计压力,为更高速、低功耗ADC设计提供了参考.