一种具有复合势垒层的氮化镓基异质结场效应管

摘要

本发明公开了一种具有复合势垒层的氮化镓基异质结场效应晶体管。本发明的器件中复合势垒层由高低不同极化强度铝铟镓氮材料组成，当低极化强度铝铟镓氮势垒层位于栅极漏端，使这部分势垒层下方沟道的二维电子气(2DEG)密度小于沟道漏端其他位置的2DEG密度，形成LDD结构，从而实现调制沟道的电场分布以提升耐压能力；当低极化强度铝铟镓氮势垒层位于栅极正下方区域，栅下氮化镓(GaN)沟道导带底呈阶梯式分布，由于势垒的下降使栅下沟道载流子的漂移速度增加，在2种不同元素组分铝铟镓氮势垒层之间产生电场的峰值，使沟道电势更多的分布在栅极漏端而不是整个栅极，以抑制漏至势垒下降(DIBL)效应。

说明书

技术领域

本发明属于半导体技术领域，具体涉及到一种具有复合势垒层的氮化镓基异质结场效应 管。

背景技术

氮化镓(GaN)基异质结场效应晶体管具有禁带宽度大、临界击穿电场高、电子饱和速度 高、导热性能好、抗辐射和良好的化学稳定性等优异特性，同时氮化镓(GaN)材料可以与铝 镓氮(AlGaN)等材料形成具有高浓度和高迁移率的二维电子气异质结沟道，因此特别适用于 高压、大功率和高温应用，是电力电子应用最具潜力的晶体管之一。

图1为基于现有技术的传统GaN HFET结构示意图，主要包括：衬底101，氮化镓(GaN) 缓冲层102，氮化镓(GaN)沟道层103，铝铟镓氮(Al_xIn_yGa_zN)势垒层104以及铝铟镓氮 (Al_xIn_yGa_zN)势垒层104上设置的源极105、漏极106和栅极107，其中源极105和漏极106 均与铝镓氮(AlGaN)势垒层104形成欧姆接触，栅极107与铝铟镓氮(Al_xIn_yGa_zN)势垒层 104形成肖特基接触。

但是对于上述传统的GaN HFET而言，当器件承受耐压时，由于栅极和漏极之间沟道二维 电子气不能够完全耗尽，使得沟道电场主要集中在栅极边缘，导致器件在较低的漏极电压下 便被击穿；同时，从源极注入的电子可以经过GaN缓冲层到达漏极，形成漏电通道，过大的 缓冲层泄漏电流同样会导致器件提前击穿，无法充分发挥GaN材料的高耐压优势，从而限制 GaN HFET在高压方面的应用。

传统技术为了使栅极与漏极之间电场分布更加均匀，抑制缓冲层泄漏电流，提高器件击 穿电压，通常使用以下方法：

(1)使用表面场板技术[D.Vislalli et al.,“Limitations of Field Plate Effect  Due to the Silicon Substrate in AlGaN/GaN/AlGaN DHFETs”,IEEE Trans.Electron  Devices,Vol.57,No.12,p.3333-3339(3060)]。场板结构可以有效地耗尽其下的沟道二 维电子气，扩展栅极与漏极之间的二维电子耗尽区域，使栅漏之间的电场分布更加均匀，从 而达到提高击穿电压的目的。但场板结构依然无法完全耗尽栅极与漏极之间的沟道二维电子 气，同时无法抑制缓冲层泄漏电流，不能充分发挥GaN材料的耐压优势，同时场板结构也会 退化器件的频率特性。

(2)在缓冲层内掺入碳、铁等杂质[Eldad Bahat-Treidel et al.，“AlGaN/GaN/GaN:C  Back-Barrier HFETs WithBreakdown Voltage of Over 1kV and LowRON×A”,Trans.on  Electron Devices,Vol.57,No.11,p.3050-3058(3060)]。碳、铁等杂质会在GaN缓冲 层内引入深能级电子陷阱，俘获从源极注入的电子，增大缓冲层电阻，同时被电子占据的陷 阱有助于耗尽沟道中二维电子气，使器件沟道电场分布更加均匀。但是该技术不能完全耗尽 沟道中的二维电子气，无法充分发挥GaN材料的耐压优势，同时碳、铁等杂质引入的深能级 陷阱会导致诸如导通电阻增大、输出电流下降、电流崩塌效应和反应速度下降等负面影响。

在微波应用领域，氮化镓基异质结场效应晶体管器件研究的热点是提高器件的电流增益 截止频率f_T，提高器件的f_T最常采用的方法是缩短栅长，然后随着栅长的缩短，会产生严重 的短沟道效应，导致器件的最大直流跨导下降、阈值电压漂移、输出曲线不饱和以及频率栅 长乘积下降，现有的缓解短沟道效应的方法具体如下：

(1)采用凹栅技术将栅下的势垒层刻蚀掉一部分[“Gate-Recessed InAlN/GaN HFETs  on SiC Substrate With Al₂O₃ Passivation”,IEEE Electron Device Lett.,VOL.30,NO. 9,Sep.2009.]，其用意是减小栅下势垒层的厚度，从而增大器件的纵横比((器件栅长与栅 下势垒层厚度之比，L_g/t_bar)。但是势垒层厚度的减薄使二维电子气浓度减小，同时凹栅技术 也会对器件造成机械损伤，对器件可靠性造成影响。

提高载流子的限域性。如采用InGaN等材料作背势垒的方法增大从沟道2DEG到缓冲层的 势垒高度，从而提高2DEG的限域性[“300-GHz InAlN/GaN HFETs With InGaN Back Barrier”, IEEE Electron Device Lett.,VOL.32,NO.11,pp.1525-1527,Nov.2011.]。但是由于晶 格失配，背势垒会在缓冲层和沟道之间引入陷阱，也会导致诸如器件输出电流下降、电流崩 塌效应和反应速度下降等缺点。

发明内容

本发明的目的，就是针对现有技术存在的上述的问题，提出了一种具有复合势垒层的氮 化镓基异质结场效应管。

本发明的技术方案：一种具有复合势垒层的氮化镓基异质结场效应管，包括衬底101、 设置在衬底101上层的氮化镓缓冲层102、设置在氮化镓缓冲层102上层的氮化镓沟道层103、 源极105、漏极106和栅极107；其特征在于，在氮化镓沟道层103上层设置有复合势垒层， 所述源极105和漏极106位于复合势垒层上表面的两端并与复合势垒层形成欧姆接触，所述 栅极107位于复合势垒层上表面的中部并与复合势垒层形成肖特基接触；所述复合势垒层由 高极化强度势垒层201和低极化强度势垒层202构成，所述低极化强度势垒层202的两端连 接高极化强度势垒层201。

本发明的总的技术方案，将传统的复合势垒层设置为由不同极化强度的部分构成，如图 1所示，沿器件剖面的横向方向上，复合势垒层由高极化强度势垒层201和低极化强度势垒 层202构成，其中低极化强度势垒层202的两端连接高极化强度势垒层201。

具体的，所述低极化强度势垒层202位于漏极106和栅极107之间；设低极化强度势垒 层202沿器件横向方向的宽度为L_LP，则有0＜L_LP＜L_GD；设低极化强度势垒层202距栅极107 的横向距离为L_GLP，则有0≤L_GLP＜(L_GD-L_LP)，其中L_GD为栅漏距。

本方案用于作功率器件，复合势垒层中低极化强度势垒层202分布在栅极漏端部分区域， 其余部分势垒层为高极化强度势垒层201；由于低极化强度势垒层202的极化强度低于高极 化强度势垒层201，所以低极化强度势垒层202下方沟道的二维电子气密度低于栅极漏端沟 道其他区域的二维电子气密度，形成LDD(low density drain)结构，从而实现调制沟道的电 场分布以提升器件的耐压能力。

具体的，所述低极化强度势垒层202位于栅极107正下方，同时低极化强度势垒层202 左边沿与栅极107的源边沿对齐；设低极化强度势垒层202沿器件横向方向的宽度为L_LP，则 有0＜L_LP＜L_G，其中L_G为栅长。

本方案用于作微波器件，复合势垒层中低极化强度势垒层202位于栅极正下方区域，左 边沿与栅极源端对齐，右边沿不超过栅极漏端，由于低极化强度势垒层202材料的极化强度 小于高极化强度势垒层201材料的极化强度，使栅下氮化镓(GaN)沟道导带底呈阶梯式分布， 由于势垒的下降使栅下沟道载流子的漂移速度增加，沟道在低极化强度势垒层202与高极化 强度势垒层201间产生电场峰值，使沟道电势更多的分布在栅极漏端而不是整个栅极，以抑 制漏至势垒下降(DIBL)效应，从而达到减缓深亚微米级氮化镓基异质结场效应晶体管的短 沟道效应的作用。

具体的，所述高极化强度势垒层201和低极化强度势垒层202采用的材料均为Al_xIn_yGa_zN， 其中，x、y、z分别指铝铟镓氮中Al、In和Ga的摩尔百分比组分含量，其中x+y+z＝1，0≤x≤1， 0≤y≤1，0≤z≤1。

铝铟镓氮(Al_xIn_yGa_zN)的极化强度可由下式确定：

P_sp(Al_xIn_yGa_zN)＝x·P_sp(AlN)+y·P_sp(InN)+z·P_sp(GaN)

其中，Psp(AlN)、Psp(InN)、Psp(GaN)分别指AlN、InN、GaN的极化强度；调节高极化 强度势垒层201和低极化强度势垒层202中铝铟镓氮(Al_xIn_yGa_zN)各元素组分，确保低极化 强度势垒层202中的Al_xIn_yGa_zN的极化强度小于高极化强度势垒层201中铝铟镓氮(Al_xIn_yGa_zN) 的极化强度

本发明的有益效果为，本发明在GaN HEMT中生长不同极化强度的势垒层，根据低极化强 度势垒层的位置不同，可用作耐压的功率器件或抑制短沟道效应的微波器件。当低极化强度 势垒层位于漏端时，通过不同极化强度导致沟道二维电子气密度不同，形成LDD结构，达到 通过调制沟道的电场来提升器件耐压的目的；当低极化强度势垒层位于栅极正下方区域时， 使栅下氮化镓(GaN)沟道导带底呈阶梯式分布，由于势垒的下降使栅下沟道载流子的漂移速 度增加，在2种不同元素组分铝铟镓氮势垒层之间产生电场的峰值，使沟道电势更多的分布 在栅极漏端而不是整个栅极，以抑制漏至势垒下降(DIBL)效应，从而达到减缓深亚微米级 氮化镓基异质结场效应晶体管的短沟道效应的作用。本发明实现工艺简单，根据应用需要， 能在不牺牲器件的可靠性情况下提升器件的耐压能力或抑制短沟道效应。

附图说明

图1是已有技术中常规GaN HEMT的结构示意图；

图2是本发明用作功率器件的具有复合势垒层的GaN HEMT结构示意图；

图3是本发明用作微波器件的具有复合势垒层的GaN HEMT结构示意图；

图4是本发明用作功率器件的GaN HEMT与常规结构GaN HEMT在器件栅极处于关态情况 下漏极电流与漏极偏压的关系比较图；

图5是本发明用作功率器件的GaN HEMT与常规结构GaN HEMT在器件栅极处于关态情况 下沿沟道的电场分布的比较图；

图6是本发明用作微波器件的GaN-HFET与常规GaN-HFET在栅极下方沟道导带底能带图 对比；

图7是本发明用作微波器件的GaN-HFET与常规GaN-HFET在栅极下方的电子漂移速度对 比；

图8是本发明用作微波器件的GaN-HFET与常规GaN-HFET在栅极下方的横向电场分布对 比；

图9是本发明用作微波器件的GaN-HFET与常规GaN-HFET的栅极下方沟道电势对比；

图10是本发明用作微波器件的GaN-HFET与常规GaN-HFET的转移特性以及跨导-电压特 性对比；

图11是本发明用作微波器件的GaN-HFET与常规GaN-HFET的电容-电压特性对比；

图12是本发明用作微波器件的GaN-HFET与常规GaN-HFET的频率特性对比。

具体实施方式

下面结合附图和实施例对本发明进行详细的描述

实施例一

本例用于作功率器件。如图2所示，本例的GaN HEMT包括衬底101、设置在衬底101上 层的氮化镓缓冲层102、设置在氮化镓缓冲层102上层的氮化镓沟道层103、源极105、漏极 106和栅极107；其特征在于，在氮化镓沟道层103上层设置有复合势垒层，所述源极105和 漏极106位于复合势垒层上表面的两端并与复合势垒层形成欧姆接触，所述栅极107位于复 合势垒层上表面的中部并与复合势垒层形成肖特基接触；所述复合势垒层由高极化强度势垒 层201和低极化强度势垒层202构成，所述低极化强度势垒层202的两端连接高极化强度势 垒层201；低极化强度势垒层202位于漏极106和栅极107之间。本例的主要的工艺步骤如 下：首先，在衬底1上用MOCVD依次生长氮化镓(GaN)缓冲层102，氮化镓(GaN)沟道层 103，再通过选择生长技术生长不同极化强度高极化强度势垒层201和低极化强度势垒层202， 构成复合势垒层；最后，在复合势垒层上形成与其成欧姆接触的源极105和漏极106，以及 与势垒层成肖特基接触的栅极107。

所述的高极化强度势垒层201和低极化强度势垒层202的材料为Al_xIn_yGa_zN，其中x+y+z＝1， 0≤x≤1，0≤y≤1，0≤z≤1。铝铟镓氮(Al_xIn_yGa_zN)的极化强度由下式确定：

P_sp(Al_xIn_yGa_zN)＝x·P_sp(AlN)+y·P_sp(InN)+z·P_sp(GaN)

其中，Psp(AlN)、Psp(InN)、Psp(GaN)分别指AlN、InN、GaN的极化强度；调节高极化 强度势垒层201和低极化强度势垒层202中Al_xIn_yGa_zN各元素组分，确保低极化强度势垒层 中202的Al_xIn_yGa_zN的极化强度小于高极化强度势垒层201中Al_xIn_yGa_zN的极化强度，使低家 化强度势垒层202下方沟道二维电子气密度小于沟道其余部分二维电子气密，形成形成 LDD(low density drain)结构，从而实现调制沟道的电场分布以提升器件的耐压能力。

表1为本例与传统器件的结构参数对比

表1功率器件仿真结构参数

图4为现有的传统GaN HFET和本发明提供的用作功率器件的GaN HFET的击穿特性对比， 击穿电压定义为电流达到1mA/mm时的源漏电压。由图4可见传统的GaN HFET结构的击穿电 压为555V，本发明提供的带复合势垒层的GaN HFET结构的击穿电压相比于传统结构提高了 94％，达到1080V。图5为两个结构击穿时的沟道横向电场分布图，可见本发明提供的带复合 势垒层的GaN HFET的栅漏边沿的电场峰值相对普通GaN HFET明显下降，同时电场分布向沟 道漏区展宽，并在低极化强度势垒层边沿产生第二个电场峰值，使沟道电场更加均匀，说明 复合势垒层实现了调制沟道电场，提高击穿电压的作用。

实施例二

本例用于作微波器件。如图3所示，本例的GaN HEMT结构，与实施例1不同的地方在于 复合势垒层中低极化强度势垒层202位于栅极正下方区域，左边沿与栅极源端对齐，右边沿 不超过栅极漏端。本实施例提供的GaN HEMT的主要的工艺步骤如下：首先，在衬底上用MOCVD 依次生长氮化镓(GaN)缓冲层102，氮化镓(GaN)沟道层103，再通过选择生长技术生长不 同极化强度高极化强度势垒层201和低极化强度势垒层202，构成复合势垒层；最后，在复 合势垒层上形成与其成欧姆接触的源极105和漏极106，以及与势垒层成肖特基接触的栅极 107。

所述的低极化强度势垒层202左边沿与栅极源端对齐；低极化强度势垒层202右边沿位 于栅极正下方区域，不超过栅极漏端。

所述的高极化强度势垒层201，低极化强度势垒层202的材料为Al_xIn_yGa_zN，其中x+y+z＝1， 0≤x≤1，0≤y≤1，0≤z≤1。铝铟镓氮(Al_xIn_yGa_zN)的极化强度由下式确定：

P_sp(Al_xIn_yGa_zN)＝x·P_sp(AlN)+y·P_sp(InN)+z·P_sp(GaN)

其中，Psp(AlN)、Psp(InN)、Psp(GaN)分别指AlN、InN、GaN的极化强度；调节高极化 强度势垒层201和低极化强度势垒层202中Al_xIn_yGa_zN各元素组分，确保低极化强度势垒层 中202的Al_xIn_yGa_zN的极化强度小于高极化强度势垒层201中Al_xIn_yGa_zN的极化强度，使栅下 氮化镓(GaN)沟道导带底呈阶梯式分布，由于势垒的下降使栅下沟道载流子的漂移速度增加， 沟道在低极化强度势垒层202右边沿产生电场峰值，使沟道电势更多的分布在栅极漏端而不 是整个栅极，以抑制漏至势垒下降(DIBL)效应，从而达到减缓深亚微米级氮化镓基异质结 场效应晶体管的短沟道效应的作用。

表2为本例与传统器件的结构参数对比：

表2微波器件仿真结构参数

图6为本发明提供的GaN HFET和常规GaN HFET的沟道导带底能级图，可见本发明提供 的用作微波器件的GaN HFET的导带底有台阶式的电子势垒，电子通过势垒下降获得加速。图 7为所示为本发明提供的用作微波器件的GaN-HFET与常规GaN-HFET在栅极下方的电子漂移 速度对比，可见电子在栅极源端的漂移速度由于势垒下降而得到提高。图8是本发明提供的 用作微波器件的GaN-HFET与常规GaN-HFET在栅极下方的横向电场分布对比，可以看出，在 低极化强度势垒层202与漏区势垒层203之间出现电场峰值。图9是本发明提供的用作微波 器件的GaN-HFET与常规GaN-HFET的栅极下方沟道电势对比，由于图五中的电场峰值，使本 发明提供的GaN-HFET的电势分布呈阶梯分布，说明电势更多地落在了栅极的漏端而不是整个 栅极上，使漏至势垒下降效应(DIBL)的影响下降，达到减轻短沟道效应的作用。漏至势垒 下降效应(DIBL)可以用下式来表征：

$\mathrm{DIBL}=\left|\frac{\Delta V_{\mathrm{th}}}{\Delta V_{\mathrm{ds}}}\right|=\left|\frac{V_{\mathrm{th},\mathrm{sat}}-V_{\mathrm{th},\mathrm{linear}}}{V_{\mathrm{ds},\mathrm{sat}}-V_{\mathrm{ds},\mathrm{linear}}}\right|$

其中，V_ds,sat和V_th,sat分别为器件工作在饱和区时的漏源电压和漏源电压为V_ds,sat时的阈值 电压，V_ds,linear和V_th,linear分别为器件工作在线性区时的漏源电压和漏源电压为V_ds,linear时的阈值 电压，仿真中，V_ds,linear取0.5V，V_ds,sat取6V。根据上式所得的常规GaN-HFET的DIBL值为50.2mV/V， 本发明提供的用作微波器件的GaN-HFET的DIBL值为27.3mV/V，相比常规结构下降了45.5％。

图10是本发明提供的用作微波器件的GaN-HFET与常规GaN-HFET的转移特性以及跨导- 电压特性对比，二者基本相仿，跨导略有上升，图11是本发明提供的GaN-HFET与常规GaN-HFET 的电容-电压特性对比，本发明提供的用作微波器件的GaN-HFET的栅电容相对常规GaN-HFET 下降，图12为是本发明提供的用作微波器件的GaN-HFET与常规GaN-HFET的频率特性对比， 由于跨导的提高和栅电容的下降使本发明提供的GaN-HFET的增益截止频率相对常规 GaN-HFET从160.2GHz提高到170.4GHz。