用于实现集成电路的逻辑综合的方法和设备

摘要

提供一种用于实现集成电路的逻辑综合的设备和方法。所述设备包括：OCV余量获取单元，获取表示每对发射寄存器与捕获寄存器之间的时钟偏差由于OCV而出现的变化值的OCV余量；逻辑综合项获取单元，获取集成电路的寄存器传输级硬件描述语言代码、集成电路的工艺库、集成电路的设计约束，在所述考虑OCV的时序约束下，每对发射寄存器与捕获寄存器之间的数据路径延时为集成电路的一个时钟周期与所述OCV余量之和；逻辑综合单元，对集成电路的寄存器传输级硬件描述语言代码进行逻辑综合以生成集成电路的逻辑门级网表。在所述方法和设备中，在逻辑综合的过程中考虑所述OCV余量，减少集成电路在运行阶段的时序相对于设计阶段的偏差。

说明书

技术领域

本发明总体来说涉及集成电路设计领域，具体说来，涉及一种用于实现 集成电路的逻辑综合的方法和设备。

背景技术

典型的集成电路的设计流程一般包括以下几个步骤：寄存器传输级设计、 逻辑综合、布局、时钟树综合、布线。在寄存器传输级设计的步骤中，利用 寄存器传输级硬件描述语言来描述集成电路的信号储存以及信号在寄存器、 存储器、组合逻辑装置和总线等逻辑单元之间传输的情况。在逻辑综合的步 骤中，使用逻辑综合工具根据设定的工艺库、设计约束将寄存器传输级硬件 描述语言代码转换为针对特定工艺的逻辑门级网表，在所述设计约束中包括 了集成电路的时序约束。所述逻辑门级网表记录了各逻辑单元之间的连接关 系。在布局的步骤中，根据时序、利用率、拥挤度、功耗等约束条件将各个 逻辑单元进行物理布局。在时钟树综合的步骤中，设计出从原始时钟源到目 标时序逻辑单元的路径，以满足上设计约束中的时序约束。在布线的步骤中， 完成各逻辑单元之间的布线。

OCV(片上工艺偏差)是指由于温度上的轻微偏差、工艺步骤的持续时间、 化学制剂的浓度以及每只晶圆之间、同一晶圆不同晶粒之间及同一晶粒不同 晶体管之间的细微差异而导致集成电路生产后出现各种各样的偏差。这就是 说,物理结构相同的晶体管单元会由于其在集成电路中所处的物理位置不同 而表现出不同的电气特性。由于集成电路中的寄存器的时钟延时会随温度、 电压、工艺参数等变化而变化,因此OCV会严重影响时序收敛，即按照上述 集成电路设计流程设计的集成电路，在实际的运行中可能会由于OCV的影响 而出现不满足上述设计约束中的时序约束的问题。

发明内容

本发明的示例性实施例在于提供一种用于实现集成电路的逻辑综合的方 法和设备。

根据本发明的示例性实施例的一方面，提供一种用于实现集成电路的逻 辑综合的设备，包括：OCV余量获取单元，获取集成电路中的每对发射寄存 器与捕获寄存器之间的OCV余量，其中，所述OCV余量表示每对发射寄存器 与捕获寄存器之间的时钟偏差由于OCV而出现的变化值；逻辑综合项获取单 元，获取集成电路的寄存器传输级硬件描述语言代码、集成电路的工艺库、 集成电路的设计约束，其中，所述设计约束包括环境约束、考虑OCV的时序 约束、设计规则约束，在所述考虑OCV的时序约束下，每对发射寄存器与捕 获寄存器之间的数据路径延时为集成电路的一个时钟周期与所述OCV余量之 和；逻辑综合单元，基于所述逻辑综合项获取单元获取的集成电路的工艺库 和集成电路的设计约束对集成电路的寄存器传输级硬件描述语言代码进行逻 辑综合以生成集成电路的逻辑门级网表。

在所述设备中，OCV余量获取单元可基于每对发射寄存器和捕获寄存器 在已经建造的集成电路的时钟树中的时钟延时来计算所述每对发射寄存器与 捕获寄存器之间的OCV余量。

在所述设备中，OCV余量获取单元可基于如下计算式来计算所述每对发 射寄存器与捕获寄存器之间的OCV余量：OCV余量＝(T_a+T_b)×f_ocv，其中，T_a为所述每对发射寄存器和捕获寄存器中的发射寄存器在已经建造的集成电路 的时钟树中的时钟延时，T_b为所述每对发射寄存器和捕获寄存器中的捕获寄 存器在已经建造的集成电路的时钟树中的时钟延时，f_ocv为OCV系数。

在所述设备中，OCV余量获取单元可包括：临时逻辑综合单元，获取集 成电路的寄存器传输级硬件描述语言代码、集成电路的工艺库、集成电路的 设计约束，基于集成电路的工艺库和集成电路的设计约束对集成电路的寄存 器传输级硬件描述语言代码进行逻辑综合以生成集成电路的临时逻辑门级网 表，其中，所述设计约束包括环境约束、不考虑OCV的时序约束、设计规则 约束，在所述不考虑OCV的时序约束下，每对发射寄存器与捕获寄存器之间 的数据路径延时为集成电路的一个时钟周期；虚拟时钟树建造单元，基于临 时逻辑门级网表建造集成电路的虚拟时钟树，其中，在所述虚拟时钟树中， 每个时钟节点由一个虚拟的驱动单元来驱动；计算单元，基于每对发射寄存 器和捕获寄存器在虚拟时钟树中的时钟延时来计算所述每对发射寄存器与捕 获寄存器之间的OCV余量。

在所述设备中，计算单元可基于如下计算式来计算所述每对发射寄存器 与捕获寄存器之间的OCV余量：OCV余量＝(T_a’+T_b’)×f_ocv，其中，T_a’为所述 每对发射寄存器和捕获寄存器中的发射寄存器在虚拟时钟树中的时钟延时， T_b’为所述每对发射寄存器和捕获寄存器中的捕获寄存器在虚拟时钟树中的时 钟延时，f_ocv为OCV系数。

在所述设备中，在所述考虑OCV的约束下，当OCV余量大于预定值时， 与所述OCV余量对应的发射寄存器与捕获寄存器之间的数据路径延时为集成 电路的一个时钟周期与所述OCV余量之和。

根据本发明的示例性实施例的另一方面，提供一种用于实现集成电路的 逻辑综合的方法，包括：(a)获取集成电路中的每对发射寄存器与捕获寄存器 之间的OCV余量，其中，所述OCV余量表示每对发射寄存器与捕获寄存器之 间的时钟偏差由于OCV而出现的变化值；(b)获取集成电路的寄存器传输级硬 件描述语言代码、集成电路的工艺库、集成电路的设计约束，其中，所述设 计约束包括环境约束、考虑OCV的时序约束、设计规则约束，在所述考虑OCV 的时序约束下，每对发射寄存器与捕获寄存器之间的数据路径延时为集成电 路的一个时钟周期与所述OCV余量之和；(c)基于集成电路的工艺库和集成电 路的设计约束对集成电路的寄存器传输级硬件描述语言代码进行逻辑综合以 生成集成电路的逻辑门级网表。

在所述方法中，在步骤(a)中，可基于每对发射寄存器和捕获寄存器在已 经建造的集成电路的时钟树中的时钟延时来计算所述每对发射寄存器与捕获 寄存器之间的OCV余量。

在所述方法中，在步骤(a)中，可基于如下计算式来计算所述每对发射寄 存器与捕获寄存器之间的OCV余量：OCV余量＝(T_a+T_b)×f_ocv，其中，T_a为所 述每对发射寄存器和捕获寄存器中的发射寄存器在已经建造的集成电路的时 钟树中的时钟延时，T_b为所述每对发射寄存器和捕获寄存器中的捕获寄存器 在已经建造的集成电路的时钟树中的时钟延时，f_ocv为OCV系数。

在所述方法中，步骤(a)可包括：(a1)获取集成电路的寄存器传输级硬 件描述语言代码、集成电路的工艺库、集成电路的设计约束，基于集成电路 的工艺库和集成电路的设计约束对集成电路的寄存器传输级硬件描述语言代 码进行逻辑综合以生成集成电路的临时逻辑门级网表，其中，所述设计约束 包括环境约束、不考虑OCV的时序约束、设计规则约束，在所述不考虑OCV 的时序约束下，每对发射寄存器与捕获寄存器之间的数据路径延时为集成电 路的一个时钟周期；(a2)基于临时逻辑门级网表建造集成电路的虚拟时钟树， 其中，在所述虚拟时钟树中，每个时钟节点由一个虚拟的驱动单元来驱动； (a3)基于每对发射寄存器和捕获寄存器在虚拟时钟树中的时钟延时来计算所 述每对发射寄存器与捕获寄存器之间的OCV余量。

在所述方法中，在步骤(a3)中，可基于如下计算式来计算所述每对发射 寄存器与捕获寄存器之间的OCV余量：OCV余量＝(T_a’+T_b’)×f_ocv，其中，T_a’ 为所述每对发射寄存器和捕获寄存器中的发射寄存器在虚拟时钟树中的时钟 延时，T_b’为所述每对发射寄存器和捕获寄存器中的捕获寄存器在虚拟时钟树 中的时钟延时，f_ocv为OCV系数。

在所述方法中，在步骤(b)中，在所述考虑OCV的约束下，当OCV余量大 于预定值时，与所述OCV余量对应的发射寄存器与捕获寄存器之间的数据路 径延时为集成电路的一个时钟周期与所述OCV余量之和。

在根据本发明示例性实施例的用于实现集成电路的逻辑综合的方法和设 备中，在逻辑综合的过程中考虑所述OCV余量，减少集成电路在运行阶段的 时序相对于设计阶段的偏差。

附图说明

通过下面结合示例性地示出实施例的附图进行的描述，本发明示例性实 施例的上述和其他目的以及特点将会变得更加清楚，其中：

图1示出根据本发明示例性实施例的用于实现集成电路的逻辑综合的设 备的框图；

图2示出根据本发明示例性实施例的OCV余量获取单元的框图；

图3示出根据本发明示例性实施例的用于实现集成电路的逻辑综合的方 法的流程图；

图4根据本发明示例性实施例的获取OCV余量的步骤的流程图。

具体实施方式

现将详细参照附图来说明本发明的示例性实施例，所述实施例的示例在 附图中示出，其中，相同的标号始终指的是相同的部件。

图1示出根据本发明示例性实施例的用于实现集成电路的逻辑综合的设 备的框图。

如图1所示，根据本发明示例性实施例的用于实现集成电路的逻辑综合 的设备包括：OCV余量获取单元10、逻辑综合项获取单元20和逻辑综合单元 30。这些单元可通过硬件方式来实现，还可完全通过计算机程序来以软件方 式实现，例如，被实现为安装在计算机中用于设计集成电路的软件中的各个 模块。

具体说来，OCV余量获取单元10获取集成电路中的每对发射寄存器与捕 获寄存器之间的OCV余量。在集成电路中，每对相邻的寄存器会通过它们之 间的组合逻辑电路进行数据信号的传输，在传输中发送数据信号的寄存器为 发射寄存器，接收数据信号的寄存器为捕获寄存器。应理解，同一寄存器相 对于与之相邻的不同寄存器来说，需要既发送数据信号又接收数据信号，因 此，该寄存器在发送数据信号时作为发射寄存器，而在接收信号时则作为捕 获寄存器。

所述OCV余量表示每对发射寄存器与捕获寄存器之间的时钟偏差由于 OCV而出现的变化值。时钟延时是指时钟信号从时钟源出发至到达寄存器的 时钟输入端所用的时间。由于时钟源与各个寄存器之间的路径不同，因而从 时钟源到各个寄存器的时钟输入端的时钟延时也不一样。时钟偏差就是不同 寄存器的时钟延时之间的差异。在集成电路的运行过程中，OCV会使寄存器 的时钟延时发生改变，因此每对发射寄存器与捕获寄存器之间的时钟偏差也 会由于OCV发生改变。相应地，所述OCV余量就是每对发射寄存器与捕获寄 存器之间的时钟偏差由于OCV而出现的变化值。

逻辑综合项获取单元20获取集成电路的寄存器传输级硬件描述语言代 码、集成电路的工艺库、集成电路的设计约束。这里，所述设计约束包括环 境约束、考虑OCV的时序约束、设计规则约束，在所述考虑OCV的时序约束 下，每对发射寄存器与捕获寄存器之间的数据路径延时为集成电路的一个时 钟周期与所述OCV余量之和。

具体说来，所述寄存器传输级硬件描述语言代码是在集成电路的设计流 程中的寄存器传输级设计的步骤中生成的。所述工艺库由设计人员在逻辑综 合前选定，所述设计约束由设计人员在逻辑综合前进行设置。所述发射寄存 器与捕获寄存器之间的数据路径延时为数据信号从发射寄存器的输出端传输 到捕获寄存器的接收端需要花费的时间，即数据信号通过发射寄存器和捕获 寄存器之间的组合逻辑电路需要花费的时间。

逻辑综合单元30基于所述逻辑综合项获取单元20获取的集成电路的工 艺库和集成电路的设计约束对集成电路的寄存器传输级硬件描述语言代码进 行逻辑综合以生成集成电路的逻辑门级网表。这里，所述逻辑门级网表是在 所述考虑OCV的时序约束下生成的，即每对发射寄存器与捕获寄存器之间的 数据路径延时为集成电路的一个时钟周期与所述OCV余量之和。如上所述， 发射寄存器与捕获寄存器之间的数据路径延时为数据信号从发射寄存器的输 出端传输到捕获寄存器的接收端需要花费的时间，即数据信号通过发射寄存 器和捕获寄存器之间的组合逻辑电路需要花费的时间。在所述逻辑门级网表 中记录了每对发射寄存器与捕获寄存器之间的组合逻辑电路的结构，所述每 对发射寄存器与捕获寄存器之间的组合逻辑电路的结构需满足所述考虑OCV 的时序约束，即数据信号通过发射寄存器与捕获寄存器之间的组合逻辑电路 花费的时间为所述集成电路的一个时钟周期与所述OCV余量之和。

由于现有技术中的逻辑综合是在不考虑OCV的时序约束下进行的(也就 是说，每对发射寄存器与捕获寄存器之间的数据路径延时仅为集成电路的一 个时钟周期)，因此，时序设计会由于OCV的存在而导致一定的偏差。相应地， 在本发明的示例性实施例中，通过更改每对发射寄存器与捕获寄存器之间的 组合逻辑电路结构，来抵消了所述OCV余量对集成电路的时序的影响。

这样，在集成电路的设计流程中的逻辑综合的步骤中，考虑OCV对时钟 偏差的影响，减少集成电路在运行阶段的时序相对于设计阶段的偏差。

优选地，为了简化组合逻辑电路的结构，在所述考虑OCV的约束下，当 OCV余量大于预定值时，与所述OCV余量对应的发射寄存器与捕获寄存器之 间的数据路径延时为集成电路的一个时钟周期与所述OCV余量之和；当OCV 余量小于或等于预定值时，与所述OCV余量对应的发射寄存器与捕获寄存器 之间的数据路径延时为集成电路的一个时钟周期。换言之，只有与大于预定 值的OCV余量对应的发射寄存器与捕获寄存器之间的组合逻辑电路的结构的 设计才需要考虑所述OCV余量。这样，对于与小于或等于预定值的OCV余量 对应的发射寄存器与捕获寄存器之间的组合逻辑电路的结构的设计不需要考 虑所述OCV余量，可以简化结构。

以下将详细描述OCV余量获取单元10获取OCV余量的示例性方式。

OCV余量获取单元10可基于集成电路的已有设计来获取OCV余量。

作为示例，在所述集成电路的时钟树已经被建造过的情况下，OCV余量 获取单元10可基于每对发射寄存器和捕获寄存器在已经建造的集成电路的 时钟树中的时钟延时来计算每对发射寄存器与捕获寄存器之间的OCV余量。

可选地，OCV余量获取单元10可基于下述计算式(1)来计算每对发射寄 存器与捕获寄存器之间的OCV余量：

OCV余量＝(T_a+T_b)×f_ocv，          (1)

其中，T_a为所述每对发射寄存器和捕获寄存器中的发射寄存器在已经建 造的集成电路的时钟树中的时钟延时，T_b为所述每对发射寄存器和捕获寄存 器中的捕获寄存器在已经建造的集成电路的时钟树中的时钟延时，f_ocv为OCV 系数。本领域技术人员可以理解：可从已经建造的集成电路的时钟树的时序 报告中获得T_a和T_b；所述OCV系数f_ocv是与电路芯片制造技术相关的常数值， 可通过测量和统计之前设计制造的同类芯片的参数来获得该常数值。

本领域技术人员应该理解，OCV余量获取单元10还可基于所述集成电路 的其他已有设计来获取所述OCV余量。

或者，OCV余量获取单元10可基于集成电路的虚拟设计来获取OCV余量。

作为示例，OCV余量获取单元10可通过建造所述集成电路的虚拟时钟树 来获取所述OCV余量。以下将参照图2来描述根据本发明的示例性实施例的 用于基于虚拟时钟树来获取OCV余量的OCV余量获取单元10。如图2所示， OCV余量获取单元10可包括：临时逻辑综合单元101、虚拟时钟树建造单元 102、计算单元103。

具体说来，临时逻辑综合单元101获取集成电路的寄存器传输级硬件描 述语言代码、集成电路的工艺库、集成电路的设计约束，基于集成电路的工 艺库和集成电路的设计约束对集成电路的寄存器传输级硬件描述语言代码进 行逻辑综合以生成集成电路的临时逻辑门级网表。这里，所述设计约束包括 环境约束、不考虑OCV的时序约束、设计规则约束，在所述不考虑OCV的时 序约束下，每对发射寄存器与捕获寄存器之间的数据路径延时为集成电路的 一个时钟周期。这里所述的集成电路的寄存器传输级硬件描述语言代码、集 成电路的工艺库以及集成电路的设计约束中的环境约束和设计规则约束与逻 辑综合单元30获取的集成电路的寄存器传输级硬件描述语言代码、集成电路 的工艺库以及集成电路的设计约束中的环境约束和设计规则约束相同，在此 将不再赘述。

虚拟时钟树建造单元102基于临时逻辑门级网表建造集成电路的虚拟时 钟树。在所述虚拟时钟树中，每个时钟节点由一个虚拟的驱动单元来驱动。 由于该虚拟时钟树只用来获取所述OCV余量，因此该虚拟时钟树中的各个时 钟节点的驱动单元可以被设置为一个虚拟的驱动单元，无需考虑该虚拟的驱 动单元的驱动能力是否与现实中的单个驱动元件的驱动能力相符。

计算单元103基于每对发射寄存器和捕获寄存器在虚拟时钟树中的时钟 延时来计算所述每对发射寄存器与捕获寄存器之间的OCV余量。

可选地，计算单元103可基于下述计算式(2)来计算所述每对发射寄存器 与捕获寄存器之间的OCV余量：

OCV余量＝(T_a’+T_b’)×f_ocv，            (2)

其中，T_a’为所述每对发射寄存器和捕获寄存器中的发射寄存器在虚拟时 钟树中的时钟延时，T_b’为所述每对发射寄存器和捕获寄存器中的捕获寄存器 在虚拟时钟树中的时钟延时，f_ocv为OCV系数。本领域技术人员可以理解，可 从虚拟时钟树的时序报告中获得T_a’和T_b’；所述OCV系数f_ocv是与电路芯片制 造技术相关的常数值，可通过测量和统计之前设计制造的同类芯片的参数来 获得该常数值。

本领域技术人员应该理解，还可基于所述集成电路的其他虚拟设计来获 取所述OCV余量。

图3示出根据本发明的示例性实施例的用于实现集成电路的逻辑综合的 方法的流程图。所述方法可以由图1所示的设备来完成，也可通过计算机程 序来实现。例如，所述方法可通过安装在计算机中用于设计集成电路的软件 中的各个模块来执行。

参照图3，在步骤S10，获取集成电路中的每对发射寄存器与捕获寄存器 之间的OCV余量。在集成电路中，每对相邻的寄存器会通过它们之间的组合 逻辑电路进行数据信号的传输，在传输中发送数据信号的寄存器为发射寄存 器，接收数据信号的寄存器为捕获寄存器。应理解，同一寄存器相对于与之 相邻的不同寄存器来说，需要既发送数据信号又接收数据信号，因此，该寄 存器在发送数据信号时作为发射寄存器，而在接收信号时则作为捕获寄存器。

所述OCV余量表示每对发射寄存器与捕获寄存器之间的时钟偏差由于 OCV而出现的变化值。时钟延时是指时钟信号从时钟源出发至到达寄存器的 时钟输入端所用的时间。由于时钟源与各个寄存器之间的路径不同，因而从 时钟源到各个寄存器的时钟输入端的时钟延时也不一样。时钟偏差就是不同 寄存器的时钟延时之间的差异。在集成电路的运行过程中，OCV会使寄存器 的时钟延时发生改变，因此每对发射寄存器与捕获寄存器之间的时钟偏差也 会由于OCV发生改变。相应地，所述OCV余量就是每对发射寄存器与捕获寄 存器之间的时钟偏差由于OCV而出现的变化值。

在步骤S20，获取集成电路的寄存器传输级硬件描述语言代码、集成电 路的工艺库、集成电路的设计约束。这里，所述设计约束包括环境约束、考 虑OCV的时序约束、设计规则约束，在所述考虑OCV的时序约束下，每对发 射寄存器与捕获寄存器之间的数据路径延时为集成电路的一个时钟周期与所 述OCV余量之和。

具体说来，所述寄存器传输级硬件描述语言代码是在集成电路的设计流 程中的寄存器传输级设计的步骤中生成的。所述工艺库由设计人员在逻辑综 合前选定，所述设计约束由设计人员在逻辑综合前进行设置。所述发射寄存 器与捕获寄存器之间的数据路径延时为数据信号从发射寄存器的输出端传输 到捕获寄存器的接收端需要花费的时间，即数据信号通过发射寄存器和捕获 寄存器之间的组合逻辑电路需要花费的时间。

在步骤S30，基于集成电路的工艺库和集成电路的设计约束对集成电路 的寄存器传输级硬件描述语言代码进行逻辑综合以生成集成电路的逻辑门级 网表。这里，所述逻辑门级网表是在所述考虑OCV的时序约束下生成的，即 每对发射寄存器与捕获寄存器之间的数据路径延时为集成电路的一个时钟周 期与所述OCV余量之和。如上所述，发射寄存器与捕获寄存器之间的数据路 径延时为数据信号从发射寄存器的输出端传输到捕获寄存器的接收端需要花 费的时间，即数据信号通过发射寄存器和捕获寄存器之间的组合逻辑电路需 要花费的时间。在所述逻辑门级网表中记录了每对发射寄存器与捕获寄存器 之间的组合逻辑电路的结构，所述每对发射寄存器与捕获寄存器之间的组合 逻辑电路的结构需满足所述考虑OCV的时序约束，即数据信号通过发射寄存 器与捕获寄存器之间的组合逻辑电路花费的时间为所述集成电路的一个时钟 周期与所述OCV余量之和。

现有技术中的逻辑综合是在不考虑OCV的时序约束下进行的(也就是说， 每对发射寄存器与捕获寄存器之间的数据路径延时仅为集成电路的一个时钟 周期)，因此，时序设计会由于OCV的存在而导致一定的偏差。相应地，在本 发明的示例性实施例中，通过更改每对发射寄存器与捕获寄存器之间的组合 逻辑电路结构，来抵消了所述OCV余量对集成电路的时序的影响。

这样，在集成电路的设计流程中的逻辑综合的步骤中，考虑OCV对时钟 偏差的影响，减少集成电路在运行阶段的时序相对于设计阶段的偏差。

优选地，为了简化组合逻辑电路的结构，在步骤S20，在所述考虑OCV 的约束下，当OCV余量大于预定值时，与所述OCV余量对应的发射寄存器与 捕获寄存器之间的数据路径延时为集成电路的一个时钟周期与所述OCV余量 之和；当OCV余量小于或等于预定值时，与所述OCV余量对应的发射寄存器 与捕获寄存器之间的数据路径延时为集成电路的一个时钟周期。换言之，只 有与大于预定值的OCV余量对应的发射寄存器与捕获寄存器之间的组合逻辑 电路的结构的设计才需要考虑所述OCV余量。这样，对于与小于或等于预定 值的OCV余量对应的发射寄存器与捕获寄存器之间的组合逻辑电路的结构的 设计不需要考虑所述OCV余量，可以简化结构。

以下将详细描述在步骤S10获取OCV余量的示例性方式。

在步骤S10，可基于集成电路的已有设计来获取OCV余量。

作为示例，在所述集成电路的时钟树已经被建造过的情况下，在步骤S10， 可基于每对发射寄存器和捕获寄存器在已经建造的集成电路的时钟树中的时 钟延时来计算每对发射寄存器与捕获寄存器之间的OCV余量。

可选地，在步骤S10,可基于所述计算式(1)来计算每对发射寄存器与捕 获寄存器之间的OCV余量。

本领域技术人员应该理解，在步骤S10，还可基于所述集成电路的其他 已有设计来获取所述OCV余量。

或者，在步骤S10，可基于集成电路的虚拟设计来获取OCV余量。

作为示例，在步骤S10，可通过建造所述集成电路的虚拟时钟树来获取 所述OCV余量。以下将参照图4来描述根据本发明的示例性实施例的用于基 于虚拟时钟树来获取OCV余量的步骤S10。如图4所示，步骤S10可包括： 步骤S101、步骤S102、步骤S103。

具体说来，在步骤S101，获取集成电路的寄存器传输级硬件描述语言代 码、集成电路的工艺库、集成电路的设计约束，基于集成电路的工艺库和集 成电路的设计约束对集成电路的寄存器传输级硬件描述语言代码进行逻辑综 合以生成集成电路的临时逻辑门级网表。这里，所述设计约束包括环境约束、 不考虑OCV的时序约束、设计规则约束，在所述不考虑OCV的时序约束下， 每对发射寄存器与捕获寄存器之间的数据路径延时为集成电路的一个时钟周 期。这里所述的集成电路的寄存器传输级硬件描述语言代码、集成电路的工 艺库以及集成电路的设计约束中的环境约束和设计规则约束与在步骤S30中 获取的集成电路的寄存器传输级硬件描述语言代码、集成电路的工艺库以及 集成电路的设计约束中的环境约束和设计规则约束相同，在此将不再赘述。

在步骤S102，基于临时逻辑门级网表建造集成电路的虚拟时钟树。在所 述虚拟时钟树中，每个时钟节点由一个虚拟的驱动单元来驱动。由于该虚拟 时钟树只用来获取所述OCV余量，因此该虚拟时钟树中的各个时钟节点的驱 动单元可以被设置为一个虚拟的驱动单元，无需考虑该虚拟的驱动单元的驱 动能力是否与现实中的单个驱动元件的驱动能力相符。

在步骤S103,基于每对发射寄存器和捕获寄存器在虚拟时钟树中的时钟 延时来计算所述每对发射寄存器与捕获寄存器之间的OCV余量。

可选地，在步骤S103，可基于所述计算式(2)来计算所述每对发射寄存 器与捕获寄存器之间的OCV余量。

本领域技术人员应该理解，在步骤S10，还可基于所述集成电路的其他 虚拟设计来获取所述OCV余量。

应注意，本发明的以上各个实施例仅仅是示例性的，本发明并不受限于 此。本领域技术人员应该理解：在不脱离本发明的原理和精神的情况下，可 对这些实施例进行改变，其中，本发明的范围在权利要求及其等同物中限定。