包含接触结构有形成于接触蚀刻中止层之侧壁上之保护层的半导体装置

摘要

本发明涉及包含接触结构有形成于接触蚀刻中止层之侧壁上之保护层的半导体装置，在形成具有接触插塞的半导体装置时，其中该接触插塞包含形成于蚀刻中止层之侧壁上以减少短路风险之保护层，可藉由进行溅镀制程以从接触区移除材料以及再沉积被移除的该材料于该蚀刻中止层的该侧壁上，来形成该保护层。

说明书

技术领域

本揭示内容大体有关于半导体的制造领域，且更特别的是，有关 于形成使电路组件连接至第一金属化层级之互连结构的接触结构。

背景技术

半导体装置(例如，先进的集成电路)通常含有大量的电路组件(例 如，晶体管、电容器、电阻器及其类似者)，彼等常常以实质平坦的组 态形成于已有结晶半导体层形成于其上的适当基板上。由于这些大量 的电路组件以及现代集成电路的必要复杂布局，因此，个别电路组件 的电气连接大体上不建立于与制作电路组件相同的层级内，反而需要 一或更多也被称作金属化层的额外“接线”层。这些金属化层一般包 括提供层内(inner-level)电气连接的含金属线，以及也包含也被称作 “通孔”的多个层间连接(inter-level connection)，彼等系填满适 当金属以及提供两个相邻堆迭金属化层的电气连接。

由于现代集成电路中之电路组件的特征尺寸持续地缩减，因此， 给定芯片面积的电路组件数(亦即，封装密度(packing density))也增 加，从而需要增加更多条电气连接以提供所欲电路机能，因为与电路 组件数相比，电路组件之间的互接数通常以超比例的方式增加。因此， 金属化层的堆迭数通常随着单位芯片面积的电路组件数变大而增加， 尽管个别金属线及通孔的尺寸减少。由于先进集成电路在操作期间可 能遭遇中高的电流密度以及金属线及通孔的特征尺寸减少，越来越多 半导体制造商用允许较高电流密度的金属取代习知金属化材料(例如， 铝)，因此，允许减少互连的尺寸。结果，铜及其中合金日益成为用来 制造金属化层的材料，因为与例如铝相比，以反抗电迁移的抵抗力而 言，它有优异的特性，以及有明显较低的电阻率。尽管有这些优点， 铜也有许多与铜在半导体生产单位中加工及处理有关的缺点。例如， 铜在多种公认有效的电介质材料(例如，二氧化硅)中容易扩散，其中 甚至累积于敏感装置区域(例如，晶体管组件的接触区)的微量铜都可 能导致个别装置失效。因此之故，必须付出巨大的努力以便在晶体管 组件制造期间减少或避免任何铜污染，从而致使铜用以形成各自与电 路组件之接触区直接接触的接触插塞(contact plug)是比较不具吸引 力的候选物。接触插塞系提供个别电路组件与形成于层间电介质材料 (其系围封及钝化电路组件)上面之第一金属化层的电气接触。

结果，在先进半导体装置中，各个接触插塞通常由钨基金属形成 于通常由二氧化硅构成形成于所谓接触蚀刻中止层(通常由氮化硅形 成)上面的层间电介质堆栈中。不过，由于特征尺寸持续缩减，各个接 触插塞必须形成于深宽比高达约10：1或更多的各个蚀刻开口内，其 中45奈米技术及更先进技术之晶体管装置的各个蚀刻开口的直径可能 约为80奈米甚至更小。此类开口的深宽比大体上定义成开口深度与开 口宽度的比率。可能需要精密的蚀刻及沉积技术用来形成接触插塞， 这在说明图1a至图1c时会更加详细地描述。

图1a的上视图示意图标半导体装置100之一部份。半导体装置100 包含基板(未图示于图1a，在图1b为101)，形成于其上的半导体层有 电路组件(例如，晶体管、电容器、电阻器及其类似者)形成于其中及 上面。为了便于说明，图示形式为晶体管150a、150b的电路组件，其 中只部份图标晶体管150b。晶体管150a、150b可包含栅极电极结构 151，其侧壁可用间隔体组件152覆盖。漏极及源极区153经装设成与 栅极电极结构151横向邻近，除通道区以外，它们可位于栅极电极结 构151下面以及可为对应半导体层的主动区。主动区可用隔离结构102 界定，部份栅极电极结构151也可位于隔离结构102上面，藉此界定 连接至形成于其上之接触插塞或接触组件110的栅极接触区154。同 样，接触组件111可装设形成于漏极或源极区之中的接触区155上面， 以改善接触的电气特性。因此，接触区155通常包含硅化物材料。应 了解，接触组件110、111通常形成于适当的层间电介质材料中，为了 便于说明，未图示于图1a。

图1b示意图示沿着图1a中之直线Ib绘出的横截面图，其中系图 标处于更进一步制造阶段的半导体装置100。如图标，半导体装置100 包含基板101，基板101可为任何适当承载材料，例如硅基板，硅上绝 缘体(SOI)基板及其类似者。硅基半导体层103形成于基板101上面。 例如形式为沟槽隔离的隔离结构102界定主动区104，其中设置漏极及 源极区153(亦即，各自有掺质浓度)，以便各自定义与主动区104之其 余部份的PN接面。此外，金属硅化物区可形成于漏极及源极区153中， 藉此定义它的接触区155以及于栅极电极结构151上，藉此定义各自 的接触区154(图1a)用以接触栅极电极结构151。该金属硅化物可包含 例如钴、钛、镍及其类似者。此外，该半导体装置包含：层间电介质 材料115，其通常系由两个或更多电介质层构成，例如层115a，它可 为由氮化硅构成的接触蚀刻中止层；以及例如以二氧化硅材料之形式 提供的第二电介质材料115b。通常层间电介质材料115的厚度115t 在数百奈米(nm)的范围内使得栅极电极结构151与第一金属化层120 之间有充分的距离以便让寄生电容保持在必要的低位准。结果，连接 至漏极或源极接触区155的接触组件111可具有中高深宽比，因为它 的横向尺寸被漏极及源极区153的横向尺寸实质限制，同时接触组件 111的深度由层间电介质材料115的厚度115t决定。另一方面，接触 组件110(图1a)只需向下延伸至栅极电极结构151的正面，亦即，延 伸至接触部份154，同时取决于接触部份154的尺寸及形状，接触组件 110的横向尺寸也可与组件111的不同。接触组件110、111通常可包 含例如形式为钛内衬的阻障层113，接着是氮化钛内衬，同时可提供形 式为钨材料的实际充填材料114。

金属化层120通常包含例如形式为氮化硅、碳化硅、富氮碳化硅 及其类似者的蚀刻中止层123，其上可形成适当电介质材料124，例如 相对电容率为3.0或更小的低k电介质材料。此外，金属线121、122 各自形成于电介质材料124中以及各自连接至接触组件111、110。金 属线121、122可包含结合适当阻障材料125(例如，包含钽、氮化钽及 其类似者的材料)的含铜金属。最后，通常提供帽盖层126以便使铜材 料局限于金属线121、122中，这可基于电介质材料(例如，氮化硅、 碳化硅及其类似者)来实现。

如图1b所示，用于形成半导体装置100的典型加工流程可包含以 下制程。在根据各个技术节点的设计规则基于公认有效之技术来形成 电路组件150a、150b后，包括形成适当栅极绝缘层以及用精密微影及 蚀刻技术图案化该栅极绝缘层和栅极电极结构151。使用间隔体结构 152作为适当植入掩膜，漏极及源极区153可用离子植入法形成。在任 何退火循环后，形成接触区154、155的金属硅化物，以及沉积层间电 介质材料，例如，藉由形成接触蚀刻中止层115a，接着是基于电浆增 强化学气相沉积(CVD)技术来沉积二氧化硅材料。在平坦化二氧化硅材 料的所得表面拓朴后，基于公认有效之处方可进行微影顺序，接着是 用以形成延伸穿过层间电介质材料115之蚀刻开口的各向异性蚀刻技 术以便连接至栅极电极结构151的接触区154(图1a)以及至漏极及源 极区153的接触区155。在各个蚀刻制程期间，由于对应蚀刻开口(特 别是，接触组件111)的深宽比大而可能需要精密的图案化方案。在复 杂的蚀刻顺序期间，层115a可用作用以蚀刻二氧化硅材料115b的蚀 刻中止层，然后，可进行另一蚀刻制程，例如，各向异性反应性离子 蚀刻制程，以便最终暴露漏极及源极区153和栅极电极结构151的接 触区，亦即，金属硅化物区154、155。大体上，在此蚀刻步骤需要一 定数量的过蚀刻(over-etching)以可靠地移除接触蚀刻中止层115a在 接触区中的材料。之后，通常进行湿化学清洗制程以清洗得到的开口 的侧壁以及在开口的底部的硅化物表面。众所周知，在复杂的电浆辅 助蚀刻制程期间，可能产生多种蚀刻副产品，至少它们有些也可能沉 积于暴露表面区上而必须在随后沉积材料(例如，导电阻障材料)于蚀 刻开口内之前移除。结果，可应用各个湿化学蚀刻处方，例如稀释氢 氟酸、过氧化氨混合物(ammonia peroxide mixture)及其类似者，其 系适合用作有效处方用以在进一步加工装置100之前调理暴露表面部 份。

接下来，基于例如，物理气相沉积法(PVD)(例如，溅镀沉积法)， 可形成阻障层113。用语“溅镀”系描述一种原子会从本身被充分高能 粒子打击之靶材之表面射出的机构。溅镀已变成用以沉积钽、钛、氮 化钽、氮化钛及其类似者的常用技术，因为对于控制层厚，它有优于 例如CVD技术的特性。另外，清洗暴露表面本质上可藉由在不提供沉 积物种下进行溅镀。阻障层113可包含氮化钛内衬，以及用溅镀沉积 法形成于其上的钛层以便实现可靠地覆盖蚀刻开口的所有暴露表面部 份。该氮化钛内衬可增强钛层的黏性，从而增强接触组件110、111的 整体机械稳定性。之后，钨材料114可用CVD沉积，其中在热活化第 一步骤(thermally activated first step)基于硅烷来还原六氟化钨 (WF6)，然后在第二步骤基于氢将它转换成钨。在钨基于氢的还原期间， 用阻障层113实质防止与层115b的二氧化硅直接接触以免不当地消耗 二氧化硅的硅。

之后，形成金属化层120可藉由沉积蚀刻中止层123，接着是沉积 电介质材料124。接下来，根据公认有效之单一金属镶嵌策略，在电介 质材料124中形成各个沟槽。接下来，形成金属线121、122可藉由沉 积阻障层125以及填入铜基材料，例如基于电镀法，这可在沉积铜种 子层之前。最后，可移除任何多余材料，例如，用化学机械研磨法(CMP)， 以及可沉积帽盖层126。

随后，实现该装置可藉由添加其它金属化层及接触垫层，提供允 许装置连接至提供对应焊垫布局之适当承载基板的焊垫布局。

如上述，该习知接触插塞制程提供可靠的接触用于有充分接触间 隔的装置。不过，在45奈米技术(尤其是，32奈米技术)的半导体装置 中，该习知接触插塞制程被认为不利于装置效能，甚至被认为会实质 促成整体良率损失，因为本发明人认为可能会形成接触延伸部117，甚 至造成相邻接触111之间的短路118。

由于特征尺寸持续缩减，不仅各个接触插塞的尺寸如前述会减少， 相邻接触及与邻近栅极电极的距离也会减少。后者与半导体装置中可 包含多个密集晶体管的区域特别有关。用于45奈米技术之装置的密集 晶体管有约160奈米的典型间隔(栅极间距)，以及32奈米节点的装置 有约120奈米的间隔。

图1c的横截面图示意图示可包含各自可包含对应栅极电极结构 151(如以上在说明图1a及图1b所述)的多个密集晶体管150的半导体 装置100。晶体管150的接触可藉助接触组件111，其中，在精密应用 中，接触组件的横向尺寸111w与包含间隔体组件152及接触蚀刻中止 层115a的密集栅极电极结构151之间的空间相当。因此，特别是，栅 极电极结构151形成短路116而可能实质促成整体良率损失的风险在 可包含45及32奈米技术之多个密集晶体管的半导体装置区域中会增 加，特别是栅极间隔有100奈米甚至更小的后续技术。

结果，提供习知接触组件111可能由于在敏感装置区中形成接触 延伸区117及短路116、118而产生显著的良率损失。

鉴于上述情况，本揭示内容系有关于数种制造技术及半导体装置， 其中接触插塞的形成不会不当地促成整体良率损失。

发明内容

为供基本理解本发明的一些方面，提出以下简化的总结。此总结 并非本发明的穷举式总览。它不是想要确认本发明的关键或重要组件 或者是描绘本发明的范畴。唯一的目的是要以简要的形式提出一些概 念作为以下更详细之说明的前言。

本揭示内容大体提供半导体装置及制造技术用以提供有优异形状 的垂直接触，该等垂直接触系提供头一个金属化层之金属线与接触区 (例如，场效晶体管的漏极及源极区)的连接。实现接触的优异形状可 藉由形成保护层于蚀刻开口下部的侧壁，特别是蚀刻中止层的暴露侧 壁上，此系藉由移除接触区的材料以及再沉积被移除的材料于开口下 部的侧壁上以便形成保护层，避免用以制备用于后续接触插塞充填制 程之蚀刻开口所需的湿清洗步骤在蚀刻中止层中形成空腔。为此目的， 可用溅镀制程再沉积接触区的材料于蚀刻中止层的侧壁上。在揭示于 本文的一些示范具体实施例中，硅化物材料可提供适当保护层用以在 湿清洗步骤提供足够的抵抗力以便减少形成边缘中止层中的空腔以及 显著减少整体装置良率损失(overall device yield loss)。

揭示于本文之一示意方法包括：提供有一接触区的一装置结构。 该方法更包括：形成一电介质蚀刻中止层于该接触区上面，以及形成 一电介质层于该蚀刻中止层上面。该方法更包括：蚀刻进入该电介质 层的一开口，以及通过该开口蚀刻该蚀刻中止层以在该开口的底部暴 露该接触区，进行一溅镀制程以移除该接触区的材料，以及再沉积被 移除之该材料于该开口的侧壁上。

揭示于本文之另一示意方法包括：形成一硅化物区，以及形成一 蚀刻中止层于该硅化物区上面。该方法更包括：形成一电介质层于该 蚀刻中止层上面。另外，该方法包括：使用该蚀刻中止层作为蚀刻中 止物，蚀刻进入该电介质层的一开口，以及通过该开口蚀刻该蚀刻中 止层以在该开口的底部暴露该硅化物区。此外，该方法包括：进行一 重新分配制程(redistribution process)用以再沉积自该硅化物区在 该开口之侧壁处移除的硅化物材料以至少在该蚀刻中止层的一暴露侧 壁上形成一硅化物层。

揭示于本文之一示意半导体装置包含至少部份配置于一半导体层 中的一硅化物区，该硅化物区提供一接触区。此外，该半导体装置包 含配置于该半导体层上面的一蚀刻中止层以及配置于蚀刻中止层上面 的一电介质层。该半导体装置更包括包含一导电接触材料的一接触结 构，其中该接触结构系形成于该电介质层中及该蚀刻中止层中而且延 伸至该硅化物区。此外，该半导体装置包含至少配置于该蚀刻中止层 之一侧壁与该接触结构之间的一硅化物层。

附图说明

参考以下结合附图的说明可明白本揭示内容，其中类似的组件系 以相同的组件符号表示。

图1a的上视图根据习知技术示意图示包含连接至栅极电极结构以 及至漏极或源极区之接触组件的半导体装置；

图1b示意图标在处于更进一步制造阶段时沿着图1a之直线Ib绘 出的横截面图；

图1c示意图示多个密集栅极电极结构和基于习知制程策略形成于 其间的接触组件；以及

图2a至图2i根据示范具体实施例示意图示在藉由形成保护层于 蚀刻中止层之侧壁上来形成有优异形状之精密接触组件的半导体装置 在各种制造阶段期间的横截面图。

尽管本发明容易做成各种修改及替代形式，本文仍以附图为例图 示几个本发明的特定具体实施例且详述其中的细节。不过，应了解本 文所描述的特定具体实施例不是想要把本发明限定成本文所揭示的特 定形式，反而是，本发明是要涵盖落入由随附权利要求定义之本发明 精神及范畴内的所有修改、等价及替代性陈述。

具体实施方式

以下描述本发明的各种示意具体实施例。为了清楚说明，本专利 说明书没有描述实际具体实作的所有特征。当然，应了解，在开发任 一此类的实际具体实施例时，必需做许多与具体实作有关的决策以达 成开发人员的特定目标，例如遵循与系统相关及商务有关的限制，这 些都会随着每一个具体实作而有所不同。此外，应了解，此类开发即 复杂又花时间，决不是本技艺一般技术人员在阅读本揭示内容后即可 实作的例行工作。

此时以参照附图来描述本揭示内容。示意图标于附图的各种结构、 系统及装置系仅供解释以及避免熟谙此艺者所习知的细节混淆本发 明。尽管如此，仍纳入附图用来描述及解释本揭示内容的示范实施例。 应使用与相关技艺技术人员所熟悉之意思一致的方式理解及解释用于 本文的字汇及词组。本文没有特别定义的术语或词组(亦即，与熟谙此 艺者所理解之普通或惯用意思不同的定义)是想要用术语或词组的一 致用法来暗示。在这个意义上，希望术语或词组具有特定的意思时(亦 即，不同于熟谙此艺者所理解的意思)，则会在本专利说明书中以明确 地提供特定定义的方式清楚地陈述用于该术语或词组的特定定义。

本揭示内容提供数种半导体装置及制造技术用以提供优异的垂直 接触，该等垂直接触提供头一个第一金属化层之金属线与接触区(例 如，栅极电极结构、漏极及源极区、电阻器及电容器的接触区及其类 似者)的连接。实现这些优异的接触可藉由形成保护层于用各向异性蚀 刻制程形成之蚀刻开口的蚀刻中止层之侧壁上。在各向异性蚀刻制程 后进行必要湿化学清洗步骤以清洗开口之前，形成该保护层以在湿化 学清洗步骤期间保护蚀刻中止层的暴露侧壁。

在习知制程中，该湿化学清洗步骤被认为移除在先前各向异性电 浆蚀刻制程中受损的材料会在蚀刻中止层中产生空腔。使用替代清洗 制程以避免形成空腔可同时减少清洗效果。此外，运用更有抗蚀刻性 的中止层材料不是适当的选项，因为蚀刻中止层通常同时用作应变诱 发源以改善电荷载体在场效晶体管之通道区中的移动率(mobility)使 得在这一点上必须优化材料性质。

保护层因此可避免蚀刻中止层在后续湿化学清洗步骤形成空腔， 以及因此可避免在后续插塞充填制程形成伸入蚀刻中止层的接触延伸 区而不影响湿化学清洗步骤或不加重蚀刻中止层制程要求。形成该保 护层系藉由再沉积接触区的材料(例如，硅化物)于蚀刻开口的侧壁上， 特别是，于蚀刻中止层的暴露侧壁上。用回溅镀制程(back-sputter  process)可再沉积接触区的材料于蚀刻中止层的侧壁上。在揭示于本 文的一些示范具体实施例中，硅化物材料(例如，硅化镍)可提供适当 的保护层用以在为制备用于习知接触充填制程之蚀刻开口所必需的湿 化学清洗步骤提供充分的抵抗力。

此时参考图2a至图2i更详细地描述其它的示范具体实施例，其 中如有必要，也会参考图1a至图1c。

图2a的横截面图示意图示用晶体管250代表的半导体装置200。 该半导体装置包含上面可形成半导体层203的基板201。如前述，取决 于整体设计要求，半导体层203及基板201可为SOI组态或块状组态。 半导体层203可包含硅及/或锗或化合物半导体，例如砷化镓或其类似 物。此外，层203可包含横向用任何隔离结构202标界的多个主动区 204，如先前在说明半导体装置100时所述。在图标具体实施例中，晶 体管组件250可形成于半导体层203中及上面，亦即，在对应半导体 区域或主动区204内。晶体管组件250可包含例如以金属硅化物区及 其类似者之形式提供的接触区255。在一具体实施例中，提供形式为硅 化镍区的接触区255。应了解，接触区255可为漏极及源极区253的一 部份，如果半导体装置200用晶体管250代表的话。接触区255应藉 助适当的接触组件来接触，因此接触组件提供接触区255与仍待形成 于晶体管250上面之金属化层(未图示)的电气连接。如图标，电介质 材料层系统215可形成于半导体层203上面从而在接触区255上面。 电介质材料层系统215可包含可为接触蚀刻中止层的第一电介质层(例 如，层215a)，以及为层间电介质层215之主要组成部份的第二电介质 层215b，层间电介质层215可包含例如二氧化硅材料。蚀刻中止层215a 可包含氮化硅以及厚度在约10至15奈米之间。蚀刻中止层215a另外 可包含适合诱发晶体管250通道区中之应变的本征应变(intrinsic  strain)，特别是在栅极长度方向，藉此可增加通道区的电荷载体移动 率，从而晶体管的所得驱动电流。蚀刻中止层215a的带拉伸应变材料 增加电子的移动率从而N型通道晶体管的效能，而压缩应变增加P型 通道晶体管的效能。

在图示具体实施例中，晶体管250包含栅极电极结构251，栅极电 极结构251系形成于主动区204上以及根据使用于其中的材料、横向 尺寸及其类似者，可具有任何适当组态。例如，在参考栅极电极结构 151时，栅极电极结构251可具有如以上在说明半导体装置100时提及 的组态。取决于设计要求，栅极电极结构251可具有40奈米及明显更 小的栅极长度，同时相邻栅极电极结构之间的空间可与以上在说明图 1c时提及的有相同的数量级。

该栅极电极结构可包含电介质层261，它可包括二氧化硅基材料或 电介质常数等于10及更高之高k材料，这可基于诸如氧化铪、氧化锆 之类的材料(以下会大体称作高k电介质材料)来实现。栅极电极结构 251更可包含硅基电极材料263。特别是，结合高k电介质材料，该栅 极电极结构更可包含设于高k电介质材料上面的含金属电极材料(未图 示)。该栅极电极结构更可包含改善栅极电极之导电性的硅化物层264。

基于二氧化硅或高k材料(如果在早期制造阶段提供该高k材料的 话)，可提供与包含栅极电介质材料之任何栅极电极结合的带应变蚀刻 中止层215a。带应变蚀刻中止层通常不设于用取代栅极法形成的高k 金属栅极电极剖面。

基于以上在说明半导体装置100时提及的类似加工技术，可形成 如图2a所示的半导体装置200。例如，在完成包含电极结构251的晶 体管250之基本结构后，例如，藉由沉积基于任何适当沉积技术的一 或更多电介质材料，可形成电介质材料层系统。例如，可用习知电浆 增强化学气相沉积(PECVD)制程沉积蚀刻中止层215a，特别是如果要提 供它作为带应变蚀刻中止层时，以形成本征拉伸或压缩应变约有1吉 帕斯卡(GPa)或更多的氮化硅层。在沉积材料系统215后，可进行平坦 化制程，例如化学机械研磨制程，以提供用于后续接触图案化制程的 必要表面平坦度。

图2b示意图示在沉积及平坦化材料层系统215之后处于更进一步 制造阶段的半导体装置200。可应用适当图案化策略以便形成有必要横 向尺寸的垂直蚀刻开口211o以便遵守例如包含晶体管250之密集包装 装置区的设计要求。应了解，可形成其它的蚀刻开口以便连接至，例 如，栅极电极结构251的接触区，如图1a的组件符号154所示，或电 容器或电阻器的接触区。

基于以上在说明半导体装置100时提及的类似加工技术，可形成 如图2b所示的半导体装置200。例如，根据公认有效之图案化策略可 形成蚀刻掩膜205，以及公认有效之制程参数可用于暴露蚀刻中止层 215a的各向异性蚀刻制程206。

图2c示意图标处于更进一步制造阶段的半导体装置200，其中可 进行蚀刻制程207以便蚀刻穿过蚀刻中止层215a。取决于整体制程策 略，用与制程206相同的蚀刻工具，可进行如图2b所示的蚀刻制程207， 或用不同的蚀刻工具建立。例如，在基于公认有效之蚀刻化学蚀刻穿 过电介质层215b后，蚀刻前沿(etch front)可停在蚀刻中止材料215a 上或中，以及随后可改变蚀刻化学以便蚀刻穿过蚀刻中止层215a，这 可基于公认有效之蚀刻处方来实现，例如考虑到适当各向异性蚀刻制 程的电浆蚀刻处方。例如，蚀刻中止材料215a可由氮化硅、碳化硅、 含氮碳化硅、非晶碳或任何其它适当材料组合物组成，其中，这些材 料各自可利用公认有效之蚀刻化学。例如，可使用氟基蚀刻化学以便 有效蚀刻穿过材料215a。在蚀刻制程207期间，蚀刻前沿可能侵蚀接 触区255的材料，不过，有取决于整体制程策略的显著不同蚀刻速率。 如以上在说明装置100时所述，通常蚀刻制程207需要一定数量的过 蚀刻。在此过蚀刻期间，特别是蚀刻开口211o的侧壁下部，亦即，蚀 刻中止层215a的实质暴露侧壁215s，也被侵蚀使得受损区域215c可 形成。虽然蚀刻中止层215a的材料在区域215c可能受损，然而在蚀 刻制程207期间实质不移除受损材料。由于在此制造阶段省略习知湿 清洗步骤，蚀刻中止层215a被实质保留，甚至在蚀刻制程207形成受 损区域215c的时候。

图2d示意图标处于进一步制造阶段的半导体装置200，其中系进 行重新分配制程208以移除暴露接触区255的材料以及再沉积该材料 于蚀刻开口211o的侧壁，特别是下区，以覆盖蚀刻中止层215a的暴 露侧壁215s藉此在其上形成薄保护层。在示范具体实施例中，基于提 供惰性物种(例如，氩)之适当离子轰击的回溅镀或再溅镀制程，进行 重新分配制程208，以溅射接触区255之暴露表面区材料的各个部份。 在示范具体实施例中，接触区255包含有足够厚度以形成适当保护层 255a的硅化物材料，其中足够硅化物材料留在蚀刻开口211o底部以允 许形成有所欲低接触电阻的适当奥姆源极或漏极接触(ohmic source  or drain contact)，如图2d之放大部份所示。

再溅镀制程为先前技艺所习知，以及，特别是，其系用来形成半 导体装置之金属化层的通孔，其中，例如，从底部区移除形成于通孔 开口中之阻障层的材料，以及再沉积于开口的侧壁上以改善阻障层在 通孔开口之下部的覆盖率。基于试验运行以及再溅镀制程之对应结果 的后续检验，可轻易决定与电浆功率、偏压功率及其类似者有关的适 当参数。可使用基于感应或电容耦合电浆模式的溅镀制程。在本发明 的示范具体实施例中，再溅镀制程的参数经确定成蚀刻中止层215a的 侧壁215s从而受损区域215c可得到适当覆盖率。在基于感应耦合电 浆模式的示范具体实施例中，处理腔室中的压力可在约1至5毫托的 范围内，高频电浆功率可在约500至2000瓦的范围内，偏压高频功率 可在约500至2000瓦的范围内，以及氩气流可在约20至100立方公 分/分钟的范围内。在基于感应耦合电浆模式的另一具体实施例中，处 理腔室中的压力可约为2.5毫托，高频电浆功率可约为1000瓦，偏压 高频功率可约为1000瓦，以及氩气流可约为50立方公分/分钟。

在一示范具体实施例中，保护层255a在受损蚀刻中止层区域215c 之暴露侧壁215s上的最小厚度255t约为1奈米或更多。保护层255a 可实质配置于开口211o侧壁的下部，而上半部实质不被保护层覆盖。 由于保护层实质只减少开口下部的开口直径，因此，保护层可促进接 触充填制程或至少对于接触充填制程没有负面影响。在一示范具体实 施例中，硅化物接触区255之凹处的深度255r在约2至20奈米的范 围内。在另一具体实施例中，凹处的深度255r在约5至15奈米的范 围内。在一具体实施例中，剩余硅化物材料在接触255底部区的厚度 255b在约2至10奈米的范围内。

图2e示意图标处于更进一步制造阶段的半导体装置200，其中进 行如在说明半导体装置100时提及的湿化学清洗制程209以清洗蚀刻 开口211o的表面以及制备用于后续接触成形的暴露表面。由于提供覆 盖蚀刻中止层215a之侧壁215s的保护层255a，湿清洗化学不会侵蚀 接触蚀刻中止层215a，甚至藉此在湿化学清洗制程期间不移除蚀刻中 止层215a的受损材料。因此，可使用任何适当清洗化学而对装置效能 没有不利影响。

图2f示意图标在湿化学清洗制程209后处于进一步制造阶段的半 导体装置200。进一步的加工可继续用适当沉积制程210(例如，PVD) 沉积阻障层213。阻障层213可包含两个或更多子层(未图示)。阻障层 213可包含，例如，氮化钛内衬及沉积于其上的钛层。由于在控制层厚 方面有优于例如CVD技术的特性，溅镀已变成常见用于沉积钛、氮化 钛及其类似者的技术。另外，清洗暴露表面本质上可藉由在不提供沉 积物种下进行溅镀，因此，在沉积阻障层之前，可另外进行对应的清 洗溅镀制程。

图2g示意图标处于更进一步制造阶段的半导体装置200，其中用 适当沉积制程228沉积接触充填材料211a(例如，钨)。钨可用CVD沉 积，其中在热活化第一步骤基于硅烷来还原六氟化钨(WF6)，然后在第 二步骤基于氢将它转换成钨。在基于氢来产生钨期间，用钛/氮化钛内 衬213实质防止层215b的二氧化硅直接接触以避免不当地消耗二氧化 硅层215b的硅。

图2h示意图标处于更进一步制造阶段的半导体装置200，其中进 行公认有效之CMP制程229以移除多余的接触充填材料211a及形成于 电介质层215b上表面上之阻障层213的材料以最终界定接触211，其 中阻障层213在接触材料移除步骤可用作CMP中止层。

图2i示意图示在形成第一金属化层220之后的半导体装置200， 第一金属化层220包含蚀刻中止层223、适当电介质材料224、形成于 电介质材料224的金属线221、222、阻障材料225、以及帽盖层226， 如先前在说明半导体装置100时所述。随后，实现该装置可藉由形成 其它金属化层及接触垫层，提供允许装置连接至用例如覆晶接合制程 (flip-chip bonding process)提供对应焊垫布局之适当承载基板的焊 垫布局。

结果，本揭示内容提供可显著减少接触蚀刻中止层之短路的半导 体装置及制造技术，这是在进行湿化学清洗制程之前，用材料重新分 配从蚀刻开口底部的暴露接触区形成保护层(例如，硅化物层)于蚀刻 开口的侧壁。因此，可避免或至少减少形成可能在相邻接触之间或接 触与邻近栅极电极之间形成短路的接触延伸部，藉此可改善包含个别 接触组件之半导体装置的可靠性。

以上所揭示的特定具体实施例均仅供图解说明，因为熟谙此艺者 在受益于本文的教导后显然可以不同但等价的方式来修改及实施本发 明。例如，可用不同的顺序完成以上所提出的制程步骤。此外，除非 在以下权利要求有提及，不希望本发明受限于本文所示之构造或设计 的细节。因此，显然可改变或修改以上所揭示的特定具体实施例而所 有此类变体都被认为仍然是在本发明的范畴与精神内。因此，本文提 出以下的权利要求寻求保护。