一种检测集成电路制造工艺中工艺波动的检测电路

摘要

本发明提供了一种检测集成电路制造工艺中工艺波动的检测电路，所述电路包括环振电路、时钟缓冲级、第一数级反相器链N以及第二数级反相器链P；所述环振电路为反相器级联构成；所述第一数级反相器链N为反相器级联，并挂载D触发器构成；所述第二数级反相器链P为反相器级联，并挂载D触发器构成。本发明的一种检测集成电路制造工艺中工艺波动的检测电路可以把NMOS和PMOS的波动分别测量出来，并以数字化的方式输出，方便读取数据，且有利于在片上进行集成，用于后续的工艺波动补偿。

说明书

技术领域

本发明涉及集成电路技术领域，更具体涉及一种检测集成电路制 造工艺中工艺波动的检测电路。

背景技术

随着集成电路工业不断发展，器件尺寸不断缩小，集成电路制造 工艺的波动也越来越大，这给电路设计者带来了很大的挑战。器件的 波动对所有类型的设计电路都有伤害，不仅仅对于模拟电路，对于存 储器和逻辑电路都有影响。受工艺波动的影响，为了保证电路时序的 正确，设计者往往要在时序上保留有一定的余地或者在某些单元中采 用尺寸比较大的晶体管。即便如此，设计仍然存在一定的风险。因此， 为了设计可靠性高的数字集成电路，电路设计者对工艺波动的检测和 补偿技术的需求越来越大。由于数字电路对时序波形的上升沿和下降 沿都有着严格的要求，因此，迫切需要一种能够同时检测NMOS波动 和PMOS波动的检测电路。

对于工艺波动的检测，或者制作单个的晶体管，测量其I-V特性曲 线、C-V特性曲线，或者制作专门的检测电路，来测量其电学特性。基 于单个晶体管的测试，不能被用来进行工艺波动的补偿，因而不能用 于集成电路中。对于专门的检测电路，若检测电路是模拟量输出，则 测量结果往往也会受到工艺偏差的影响，测量结果往往不准确，不利 于对电路进行工艺波动的补偿；若检测电路是数字化输出的，则测量 结果容易被用来进行工艺波动的补偿，也容易读出，便于工艺制造厂 商了解其工艺波动状况。

发明内容

(一)要解决的技术问题

本发明要解决的技术问题是如何设计一种电路，可以检测集成电 路制造工艺中工艺波动，并以数字化输出的方式将测量结果输出。

(二)技术方案

为了解决上述技术问题，本发明提供了一种检测集成电路制造工 艺中工艺波动的检测电路，所述电路包括环振电路、时钟缓冲级、第 一数级反相器链N以及第二数级反相器链P；

所述环振电路为反相器级联构成，所述环振电路的输出端与所述 第一数级反相器链N的时钟输入端、第二数级反相器链P的时钟输入 端、时钟缓冲级的输入端连接；所述第一数级反相器链N为反相器级 联，并挂载D触发器构成，所述D触发器位于所述第一数级反相器链 N的后端；所述第二数级反相器链P为反相器级联，并挂载D触发器 构成，所述D触发器位于所述第二数级反相器链P的后端；所述D触 发器的D端连接其前面的反相器的输出端，所述D触发器的CLK端 均连接所述时钟缓冲级的输出端。

优选地，所述第一数级反相器链N以及第二数级反相器链P各自 挂载16个D触发器，所述第一数级反相器链N的后端的每两个反相 器后挂载一个D触发器，所述第二数级反相器链P的后端的每四个反 相器后挂载一个所述D触发器。

优选地，所述第一数级反相器链N以及第二数级反相器链P的 NMOS和PMOS的宽长比均是固定的。

优选地，所述环振电路产生一个时钟信号。

优选地，所述环振电路中的反相器为宽、长均大的NMOS晶体管 和宽、长均大的PMOS晶体管。

优选地，所述第一数级反相器链N的反相器为宽、长均小的NMOS 晶体管和宽、长均大的PMOS晶体管。

优选地，所述第二数级反相器链P的反相器为宽、长均大的NMOS 晶体管和宽、长均小的PMOS晶体管。

优选地，所述环振电路的级数为127级，其反相器的尺寸为， NMOS：1200nm/600nm，PMOS：2520nm/630nm。

优选地，所述第一数级反相器链N的级数选择为135级，其反相 器尺寸为NMOS：120nm/60nm，PMOS：2520nm/630nm。

优选地，其特征在于，所述第二数级反相器链P的级数选择为295 级，其反相器的尺寸为，NMOS：1200nm/600nm，PMOS：240nm/60nm。

(三)有益效果

本发明提供了一种检测集成电路制造工艺中工艺波动的检测电路， 本发明可以把NMOS和PMOS的波动分别测量出来，并以数字化的方 式输出，方便读取数据，且有利于在片上进行集成，用于后续的工艺 波动补偿。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面 将对实施例或现有技术描述中所需要使用的附图作简单地介绍，显而 易见地，下面描述中的附图仅仅是本发明的一些实施例，对于本领域 普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些 附图获得其他的附图。

图1为本发明的一种检测集成电路制造工艺中工艺波动的检测电 路的电路图；

图2为单级反相器的延时受工艺波动与其尺寸的关系示意图；

图3a为大尺寸PMOS与小尺寸NMOS构成的反相器结构示意图；

图3b为大尺寸PMOS与大尺寸NMOS构成的反相器结构示意图；

图3c为小尺寸PMOS与大尺寸NMOS构成的反相器结构示意图；

图4为图3a和图3b的PMOS沟道长度与其延时增大的百分比的 关系图；

图5为在五个工艺角下两个TDC电路波动的输出结果示意图；

图6为五个工艺角的分布概率图。

具体实施方式

下面结合附图和实施例对本发明作进一步详细描述。以下实施例 用于说明本发明，但不能用来限制本发明的范围。

图1为本发明的一种检测集成电路制造工艺中工艺波动的检测电 路的电路图；所述电路包括环振电路1、时钟缓冲级4、第一数级反相 器链N2以及第二数级反相器链P3；所述环振电路为反相器级联构成， 所述环振电路的输出端与所述第一数级反相器链N的时钟输入端、第 二数级反相器链P的时钟输入端、时钟缓冲级的输入端连接；所述环 振电路产生一个时钟信号，经过数级缓冲之后连接到两个TDC电路的 时钟输入端，所述两个TDC电路分别为第一数级反相器链N和第二数 级反相器链P。

所述第一数级反相器链N为反相器级联，并挂载D触发器构成， 所述D触发器位于所述第一数级反相器链N的后端；所述第二数级反 相器链P为反相器级联，并挂载D触发器构成，所述D触发器位于所 述第二数级反相器链P的后端；所述D触发器的D端连接其前面的反 相器的输出端，所述D触发器的CLK端均连接所述时钟缓冲级的输出 端。

所述环振电路和两个TDC电路中的反相器中的NMOS和PMOS 的宽长比都是固定的，但尺寸不固定。其中，所述环振电路中的反相 器采用宽长都较大的NMOS晶体管和宽长都较大的PMOS晶体管，该 环振电路的频率受工艺波动的影响较小。所述第一数级反相器链N中 的反相器采用最小尺寸的NMOS晶体管和宽长都较大的PMOS晶体 管，该反相器链的单级反相器的延迟受NMOS工艺波动影响较大，受 PMOS工艺波动的影响较小，所述述第二数级反相器链P中的反相器 采用宽长都较大的NMOS晶体管和最小尺寸的PMOS晶体管，该反相 器链的单级反相器的延迟受PMOS工艺波动影响较大，受NMOS工艺 波动的影响较小。

工艺制造厂商一般会给电路设计者提供5个工艺角，除tt代表 NMOS和PMOS的典型值外，其余4个工艺角代表工艺厂商提供的工 艺波动的4种极限情况，在这4个工艺角组成的矩形范围内，可以涵 盖工艺波动的绝大部分情况。

单级反相器的延时受工艺变化造成的波动与反相器尺寸的关系如 图2所示。从图中可以看出：尺寸越大，反相器的延时受工艺变化造 成的波动越小。再来考虑下面三种结构：(1)NMOS、PMOS尺寸都较 大的反相器；(2)NMOS尺寸较大、PMOS最小尺寸的反相器；(3) NMOS最小尺寸、PMOS尺寸较大的反相器。如图3所示，对结构1 (NMOS、PMOS尺寸都较大的反相器)和结构2(NMOS尺寸较大、 PMOS最小尺寸的反相器)进行尺寸扫描，可以得到两种结构延时的 不同随尺寸的变化关系。如图4所示，图中，其余4种工艺角对应的 曲线分别分布在tt工艺角对应的曲线两侧。因此，结构1和结构2进 行对比，可以把PMOS的工艺波动检测出来；同理，结构1和结构3 进行对比，可以把NMOS的工艺波动检测出来。

为了鉴别制作的电路受工艺的影响，可以使用如上所述的3种尺 寸各不相同的反相器来级联形成环振或者反相器链，结合TDC的方法 来测量。

首先假设电路落在tt工艺角，环振电路的输出端CLKBAR的上升 沿到来时，该上升沿会沿着第一数级反相器链N和第二数级反相器链 P传递，当环振电路的输出端CLKBAR的下降沿到来时，两个TDC 电路的时钟CLK为上升沿，第一数级反相器链N和第二数级反相器链 P的状态保存到D触发器中，通过第一数级反相器链N和第二数级反 相器链P选择恰当的级数，可以使两个16位TDC的输出均为0xFF00。 在ss工艺角下，环振电路的频率会下降，但变化很小。由于第一数级 反相器链N中的反相器采用尺寸较大的PMOS管和尺寸较小的NMOS 管，因此其受到NMOS工艺波动的影响较大，其单级反相器延时会增 加，且幅度要大于环振电路中单级反相器的延时的增加值。同理，第 二数级反相器链P中的单级反相器延时会增加，且幅度要大于环振电 路中单级反相器的延时的增加值。这样，在环振电路的输出端CLKBAR 下降沿到来之前，CLKBAR的上升沿在第一数级反相器链N和第二数 级反相器链P中传递的级数就会变少，通过第一数级反相器链N和第 二数级反相器链P选择恰当的级数，可以使两个16位TDC的输出接 近0x0000。在ff工艺角下，环振电路的频率会提高，但变化很小。第 一数级反相器链N时的减小值，第二数级反相器链P中的单级反相器 延时会减小，且幅度要大于环振电路中单级反相器的延时的减小值。 这样，在环振电路的输出端CLKBAR下降沿到来之前，CLKBAR的上 升沿在第一数级反相器链N和第二数级反相器链P中传递的级数就会 增加，通过第一数级反相器链N和第二数级反相器链P选择恰当的级 数，可以使两个16位TDC的输出接近0xFFFF。在fnsp工艺角下，环 振电路的频率基本不变，第一数级反相器链N中的单级反相器延时会 减小，第二数级反相器链P中的单级反相器延时会增大，这样，在环 振电路的输出端CLKBAR下降沿到来之前，CLKBAR的上升沿在第一 数级反相器链中传递的级数就会增加，在第二数级反相器链P中传递 的级数就会减少，通过通过第一数级反相器链N和第二数级反相器链 P选择恰当的级数，可以使两个16位TDC的输出分别接近0xFFFF和 0x0000。在snfp工艺角下，环振电路的频率基本不变。第一数级反相 器链N中的单级反相器延时会增大，第二数级反相器链P中的单级反 相器延时会减小，这样，在环振电路的输出端CLKBAR下降沿到来之 前，CLKBAR的上升沿在第一数级反相器链N中传递的级数就会减少， 在第二数级反相器链P中传递的级数就会增大，通过选择第一数级反 相器链N和第二数级反相器链P的合适的级数，可以使两个16位TDC 的输出分别接近0x0000和0xFFFF。

本发明的实例以65nm工艺下的器件为例来说明。

图1中所示的环振电路中的反相器尺寸选择为NMOS： 1200nm/600nm和PMOS：2520nm/630nm；第一数级反相器链N中的 反相器尺寸选择为NMOS：120nm/60nm和PMOS：2520nm/630nm； 第二数级反相器链P中的反相器的尺寸选择为NMOS：1200nm/600nm 和PMOS：240nm/60nm。环振电路的级数选择为127级，第一数级反 相器链N的级数选择为135级，第二数级反相器链P的级数选择为295 级，这3个级数的确定是根据smic65的工艺来调整的，对其他工艺不 具有可移植性。第一数级反相器链N的后32级每2级挂一个D触发 器，第二数级反相器链P的后64级每4级挂一个D触发器，这是由于 第二数级反相器链P中的反相器的延时大约是反相器链N中的延时的 一半，故每4级挂一个D触发器。仿真结果显示，在tt工艺角下，两 组TDC的输出是(8,8)；在其余4个工艺角(ff、ss、fnsp、snfp)下， 两组TDC的输出都近乎是极限情况，如图5所示。

对该检测电路进行10000次蒙特卡洛模拟，可以看出工艺角在不 同位置的概率分布情况，如图6所示。

本发明的结构可以把集成电路中由工艺偏差导致的NMOS的波动 和PMOS的波动分别检测出来，并以数字化的方式输出，方便进行观 察记录，而且可以实现很高的精度。另外，由于是数字化输出，测量 结果很容易被工艺补偿电路用来进行工艺波动的补偿，便于片上集成。

以上实施方式仅用于说明本发明，而非对本发明的限制。尽管参 照实施例对本发明进行了详细说明，本领域的普通技术人员应当理解， 对本发明的技术方案进行各种组合、修改或者等同替换，都不脱离本 发明技术方案的精神和范围，均应涵盖在本发明的权利要求范围当中。