用于时钟数据恢复的多相位锁相环电路

摘要

本发明公开了一种用于时钟数据恢复的多相位锁相环电路，包括依次连接的鉴频鉴相器、电荷泵、环路滤波器、压控振荡器和档位时序产生电路。档位时序产生电路通过对环路滤波器输出的控制电压和两个阈值电压进行比较来得到两个档位信号，通过两个档位信号动态地改变锁相环的电荷泵电流、环路滤波器的电阻值和压控振荡器的增益进而动态地调整整个锁相环的各种参数，从而能实时地跟踪速率变化极宽的各种输入数据，能提高跟踪锁定的数据传输速率范围，能实现对从0到2Gbps的宽范围的输入数据中动态地提取时钟，进而完成数据的同步和提取。

说明书

技术领域

本发明涉及一种半导体集成电路法，特别是涉及一种用于时钟数据恢复的多相位 锁相环电路。

背景技术

锁相环（phase-locked loop，PLL）技术虽然已提出近100年，在电子系统中应 用广泛，同时对性能的要求也越来越高。现在的PLL芯片向着频率高、频带宽、集成 度大、功耗低、价格低廉、功能强大等方向发展，但是如何设计能够跟踪输入数据变 化范围大的锁相环电路还是具有相当的挑战性的。在时钟数据恢复领域，由于要跨域 极宽的数据传输速率范围(0～Gbps)，现有单个锁相环无法克服这么宽广的速率区间。

发明内容

本发明所要解决的技术问题是提供一种用于时钟数据恢复的多相位锁相环电路， 能提高跟踪锁定的数据传输速率范围，能实现对从0到2Gbps的宽范围的输入数据中 动态地提取时钟，进而完成数据的同步和提取。

为解决上述技术问题，本发明提供的用于时钟数据恢复的多相位锁相环电路，包 括依次连接的鉴频鉴相器、电荷泵、环路滤波器和压控振荡器，所述压控振荡器为一 个由多级差分延迟子单元串联而成的环形结构，各级差分延迟子单元的结构相同且都 包括：

差分增益电路，包括第一CMOS反相器和第二CMOS反相器，所述第一CMOS反相 器和所述第二CMOS反相器的PMOS管的源极相连并接所述环路滤波器输出的控制电 压，所述第一CMOS反相器和所述第二CMOS反相器的NMOS管的源极相连并接地；所 述第一CMOS反相器和所述第二CMOS反相器的栅极作为差分信号的输入端、漏极作为 差分信号的输出端。

工作区域选择电路，用于选择所述各级差分延迟子单元的工作频率区域，包括第 一档位电容和第二档位电容，所述第一档位电容通过由第一档位信号控制的第一NMOS 管开关实现与所述第一CMOS反相器和所述第二CMOS反相器的输出端连接，所述第二 档位电容通过由所述第一档位信号控制的第一NMOS管开关和第二档位信号控制的第 二NMOS管开关实现和所述第一CMOS反相器和所述第二CMOS反相器的输出端连接。

档位时序产生电路，用于产生所述第一档位信号和所述第二档位信号，所述档位 时序产生电路通过将所述环路滤波器输出的控制电压和两个阈值电压进行比较来得 到所述第一档位信号和所述第二档位信号；当所述控制电压大于较大的第一阈值电压 时，所述第一档位信号和所述第二档位信号都为0，所述各级差分延迟子单元的工作 频率区域的频率值最大；当所述控制电压小于较小的第二阈值电压时，所述第一档位 信号和所述第二档位信号都为1，所述各级差分延迟子单元的工作频率区域的频率值 最小；当所述控制电压小于所述第一阈值电压且大于所述第二阈值电压时，所述第一 档位信号为1、所述第二档位信号为0，所述各级差分延迟子单元的工作频率区域的 频率值处于中间。

进一步的改进是，所述电荷泵包括上拉电流源和下泄电流源。

所述上拉电流源用于对所述环路滤波器的电容进行充电，并使所述环路滤波器输 出的控制电压增加；所述下泄电流源用于对所述环路滤波器的电容进行放电，并使所 述环路滤波器输出的控制电压降低；所述上拉电流源和所述环路滤波器的连接通过由 所述鉴频鉴相器输出的上升控制信号控制的开关进行切换，所述下泄电流源和所述环 路滤波器的连接通过由所述鉴频鉴相器输出的下降控制信号控制的开关进行切换。

所述上拉电流源包括三个具有镜像关系的上拉支路，每一个上拉支路分别连接一 个PMOS管作为开关控制，第一个上拉支路的PMOS管的栅极连接低电位并保持常开， 第二个上拉支路的PMOS管的栅极连接第二控制信号，所述第二控制信号为所述第一 档位信号的同相信号；第三个上拉支路的PMOS管的栅极连接第三控制信号，所述第 三控制信号为所述第二档位信号的同相信号。

所述下泄电流源包括三个具有镜像关系的下泄支路，每一个下泄支路分别连接一 个NMOS管作为开关控制，第一个下泄支路的NMOS管的栅极连接高电位并保持常开， 第二个下泄支路的NMOS管的栅极连接第四控制信号，所述第四控制信号为所述第二 控制信号的反相信号；第三个下泄支路的NMOS管的栅极连接第五控制信号，所述第 五控制信号为所述第三控制信号的反相信号；通过所述第一档位信号和所述第二档位 信号动态实现对所述上拉电流源和所述下泄电流源的电流大小选择。

进一步的改进是，所述环路滤波器的输出端输出控制电压，所述环路滤波器包括 第一电容、第二电容和多个串联起来的第一电阻；所述多个串联起来的第一电阻和所 述第一电容串接在所述控制电压端和地之间，所述第二电容连接于所述控制电压端和 地之间。

所述环路滤波器还包括两个开关，第一开关通过由互为反相的第二控制信号和第 四控制信号组成的差分对控制信号进行控制，所述第二控制信号为所述第一档位信号 的同相信号，所述第一开关导通时实现将第一部分的所述第一电阻短路，使整个串联 起来的所述第一电阻的电阻降低。

第二开关通过由互为反相的第三控制信号和第五控制信号组成的差分对控制信 号进行控制，所述第三控制信号为所述第二档位信号的同相信号，所述第二开关导通 时实现将第二部分的所述第一电阻短路，使整个串联起来的所述第一电阻的电阻降 低；通过所述第一档位信号和所述第二档位信号动态实现对所述所述环路滤波器的串 联的电阻大小进行调整。

进一步的改进是，多相位锁相环电路还包括多相位输出电路，所述多相位输出电 路用于从所述压控振荡器的任意一级所述差分延迟子单元的差分输出端中取出差分 输出信号并输出不同相位的输出频率信号，该输出频率信号的相位由所述多相位输出 电路的输入的差分输出信号所对应的所述差分延迟子单元的级数确定。

所述多相位输出电路包括振荡电源驱动电路和电平恢复电路；所述振荡电源驱动 电路包括差分输入端和差分输出端，所述电平恢复电路包括差分输入端和单端输出 端，所述振荡电源驱动电路的差分输入端连接从所述压控振荡器的任意一级所述差分 延迟子单元的差分输出端中取出差分输出信号，所述振荡电源驱动电路的差分输出端 连接所述电平恢复电路的差分输入端，所述振荡电源驱动电路的差分输出端和所述电 平恢复电路的输出端都作为所述输出频率信号的输出端。

所述电平恢复电路包括：由第一NMOS管和第二NMOS管组成的第一差分放大电路 部分，所述第一NMOS管和第二NMOS管的源极相连，所述第一NMOS管和所述第二NMOS 管的栅极作为两个差分信号的输入端，所述第二NMOS管的漏极作为差分放大电路的 单端输出端；由第一PMOS管和第二PMOS管组成的镜像电流作为差分放大电路的负载， 所述第一NMOS管的漏极连接第一PMOS管的漏极、所述第二NMOS管的漏极连接第二 PMOS管的漏极，所述第一PMOS管的漏极和栅极都和所述第二PMOS管的漏极相连，所 述第一PMOS管和所述第二PMOS管的源极都接正电源；所述第二NMOS管的漏极连接 到第三CMOS反相器的输入端，所述第三CMOS反相器的输出端连接第四CMOS反相器 的输入端，所述第四CMOS反相器的输出端作为所述电平恢复电路的输出端。

所述振荡电源驱动电路包括：由第五CMOS反相器和第六CMOS反相器组成的第二 差分放大电路部分，所述第五CMOS反相器和所述第六CMOS反相器的PMOS管的源极 相连并接正电源，所述第五CMOS反相器和所述第六CMOS反相器的NMOS管的源极相 连并接地；所述第五CMOS反相器和所述第六CMOS反相器的栅极作为所述第二差分放 大电路的输入端、漏极作为所述第二差分放大电路的输出端；由第七CMOS反相器和 第八CMOS反相器组成的第三差分放大电路部分，所述第七CMOS反相器和所述第八 CMOS反相器的PMOS管的源极相连并接正电源，所述第七CMOS反相器和所述第八CMOS 反相器的NMOS管的源极相连并接地；所述第七CMOS反相器和所述第八CMOS反相器 的栅极作为所述第三差分放大电路的输入端、漏极作为所述第三差分放大电路的输出 端；所述第二差分放大电路的输入端作为所述振荡电源驱动电路的输入端、所述第二 差分放大电路的输出端连接所述第三差分放大电路的输入端、所述第三差分放大电路 的输出端作为所述振荡电源驱动电路的输出端。

进一步的改进是，多相位锁相环电路还包括锁住监测器电路，所述锁住监测器电 路包括第一比较器、第二比较器和RS触发器；所述第一比较器的反相输入端连接第 三阈值电压、正相输入端连接由所述鉴频鉴相器输出的上升控制信号和下降控制信号 异或后得到的异或电压，所述第一比较器的输出端连接所述RS触发器的复位端；所 述第二比较器的反相输入端连接所述异或电压、正相输入端连接第四阈值电压、输出 端连接所述RS触发器的置位端；所述第三阈值电压大于所述第四阈值电压，所述第 三阈值电压和所述第四阈值电压由第二电阻串的不同位置处分压后得到，所述RS触 发器的反相状态输出端连接一反相器并通过该反相器输出锁住信号。

本发明能实时对环路滤波器输出的模拟电压进行监控，并能根据监控结果动态地 改变锁相环的电荷泵电流、环路滤波器的电阻值和压控振荡器的增益来动态地调整整 个锁相环的各种参数，从而实时地跟踪速率变化极宽的各种输入数据，从而能提高跟 踪锁定的数据传输速率范围，能实现对从0到2Gbps的宽范围的输入数据中动态地提 取时钟，进而完成数据的同步和提取。

附图说明

下面结合附图和具体实施方式对本发明作进一步详细的说明：

图1是本发明实施例多相位锁相环电路图；

图2是本发明实施例的鉴频鉴相器电路图；

图3是本发明实施例的电荷泵电路图；

图4是本发明实施例的环路滤波器电路图；

图5是本发明实施例的多相位压控振荡器电路图；

图6是本发明实施例的多相位压控振荡器的差分延迟子单元电路图；

图7是本发明实施例的锁住监测器电路图；

图8是本发明实施例的电平恢复电路图；

图9是本发明实施例的振荡电源驱动电路图；

图10是图7中的比较器电路图；

图11是本发明实施例档位时序产生电路图；

图12是图11中的分频电路图；

图13是本发明实施例多相位锁相环的S域示意图；

图14是本发明实施例多相位锁相环的波特图。

具体实施方式

如图1所示，是本发明实施例多相位锁相环电路图；本发明实施例用于时钟数据 恢复的多相位锁相环电路包括依次连接的鉴频鉴相器1、电荷泵2、环路滤波器3、压 控振荡器4和锁住监测器电路5。信号pd用于为环路滤波器3、压控振荡器4和锁住 监测器电路5提供一关断信号，信号pdb为信号pd的反相信号，信号ib50、ib50s1 和ib50s2用于提供正电源电压，信号ovss用于提供负电压。信号gear1为第一档位 信号gear1、信号gear2为第二档位信号gear2；信号bw2为信号gear1的反相信号、 信号bw,3为信号gear2的反相信号。

所述鉴频鉴相器1的输入端接收输入频率fin以及压控振荡器输出的信号 clkb<0>，输出端输出差分的上升控制信号up和upd、以及差分的下降控制信号dn 和dnb。所述电荷泵2分别接收上升控制信号up和upd和下降控制信号dn和dnb， 形成充电电流和放电电流，完成对环路滤波器3的电容的充放电，从而输出一控制电 压vctrl到所述压控振荡器4中，所述压控振荡器4能够输出多相位的信号如输出信 号ck_vco<0:19>以及ck_int<0:19>。如图2所示，是本发明实施例的鉴频鉴相器电 路图；所述鉴频鉴相器1比较输入频率信号FREF和分频信号FINP的频差或相差后输 出上升控制信号UP和下降控制信号DOWN。所述上升控制信号UP由所述输入频率信号 FREF的上升沿激活，下降控制信号DOWN由所述分频信号的上升沿激活。所述上升控 制信号UP和所述下降控制信号DOWN的交叠由所述鉴频鉴相器的内部延迟决定。通过 所述上升控制信号UP和所述下降控制信号DOWN检测出输入频率信号FREF和分频信 号的频差或相差。

如图3所示，是本发明实施例的电荷泵电路图；所述电荷泵2包括上拉电流源21 和下泄电流源22。

所述上拉电流源21用于对所述环路滤波器3的电容进行充电，并使所述环路滤 波器3输出的控制电压vctrl增加，控制电压vctrl也即控制端vcnt的电压。所述 下泄电流源22用于对所述环路滤波器3的电容进行放电，并使所述环路滤波器3输 出的控制电压降低；所述上拉电流源21和所述环路滤波器3的连接通过由所述鉴频 鉴相器1输出的上升控制信号up和upb控制的开关23a进行切换，所述下泄电流源 22和所述环路滤波器3的连接通过由所述鉴频鉴相器1输出的下降控制信号dn和dnb 控制的开关23c进行切换。

所述上拉电流源21包括三个具有镜像关系的上拉支路，每一个上拉支路分别连 接一个PMOS管作为开关控制，第一个上拉支路的PMOS管的栅极连接低电位ovss并 保持常开，第二个上拉支路的PMOS管的栅极连接第二控制信号bw2b，所述第二控制 信号bw2b为所述第一档位信号gear1的同相信号；第三个上拉支路的PMOS管的栅极 连接第三控制信号bw3b，所述第三控制信号bw3b为所述第二档位信号gear2的同相 信号。所述上拉电流源21还包括由三个栅极都连接信号pref的PMOS管组成的镜像 电路分别为三个上拉支路提供电流源。

所述下泄电流源22包括三个具有镜像关系的下泄支路，每一个下泄支路分别连 接一个NMOS管作为开关控制，第一个下泄支路的NMOS管的栅极连接高电位ib50并 保持常开，第二个下泄支路的NMOS管的栅极连接第四控制信号bw2，所述第四控制信 号bw2为所述第二控制信号bw2b的反相信号；第三个下泄支路的NMOS管的栅极连接 第五控制信号bw3，所述第五控制信号bw3为所述第三控制信号bw3b的反相信号；通 过所述第一档位信号gear1和所述第二档位信号gear2动态实现对所述上拉电流源21 和所述下泄电流源22的电流大小选择。

镜像电流24用于在PMOS栅端产生驱动电压pref供给充电荷泵使用。单位增益 放大器25主要用于消除在开关开启关断的时候产生的电荷共享现象，单位增益放大 器25的输入端通过通过开关23b和所述上拉电流源21连接、通过开关23d和所述下 泄电流源22连接，所述开关23b的切换由上升控制信号up和upb控制，所述开关23d 的切换由下降控制信号dn和dnb控制。

如图4所示，是本发明实施例的环路滤波器电路图；所述环路滤波器3的输出端 输出控制电压，所述环路滤波器3包括第一电容32、第二电容33和多个串联起来的 第一电阻31；所述多个串联起来的第一电阻31和所述第一电容32串接在所述控制电 压端和地之间，所述第二电容33连接于所述控制电压端和地之间。本发明实施例中， 各第一电阻31的电阻值为1K欧姆，第一电容32的大小为160pf，第一电容32的大 小为15pf，当然根据需要也能取其它值。

所述环路滤波器3还包括两个开关34a和34b，还包括一个备用开关。第一开关 34b通过由互为反相的第二控制信号bw2b和第四控制信号bw2组成的差分对控制信号 进行控制，所述第二控制信号bw2b为所述第一档位信号gear1的同相信号，所述第 一开关34b导通时实现将第一部分的所述第一电阻31短路，使整个串联起来的所述 第一电阻31的电阻降低。

第二开关34a通过由互为反相的第三控制信号bw3b和第五控制信号bw3组成的 差分对控制信号进行控制，所述第三控制信号bw3b为所述第二档位信号gear2的同 相信号，所述第二开关34a导通时实现将第二部分的所述第一电阻31短路，使整个 串联起来的所述第一电阻31的电阻降低；通过所述第一档位信号gear1和所述第二 档位信号gear2动态实现对所述所述环路滤波器3的串联的电阻大小进行调整。信号 reset能够通过控制两个NMOS管分别实现第一电容32、第二电容33的放电复位。

如图5所示，是本发明实施例的多相位压控振荡器电路图；所述压控振荡器4为 一个由多级差分延迟子单元41串联而成的环形结构，各级差分延迟子单元41的差分 输入端inp和inn连接上一级差分延迟子单元41的差分输出端outp和outn，本发明 实施例中以10级即10stage为例。每一级的一个输出端都能分别取出一个时钟信号 ck_vco<x>，x为0至19，共能取出20个相位的出差信号。电源电压为ovdd，控制信 号vctrl控制一NMOS管，NMOS管的源极的信号vreg为控制信号vctrl的源极跟随信 号，通过控制信号vctrl通过信号vreg加入到各级差分延迟子单元41中并控制各级 差分延迟子单元41的输出信号的频率。信号PD通过各级差分延迟子单元41的pdcell 端输入到各级差分延迟子单元41并用于对各级差分延迟子单元41的关断。

振荡信号通过多相位输出电路输出，所述多相位输出电路包括振荡电源驱动电路 7和电平恢复电路6。振荡电源驱动电路7的两个差分输入端inp和inn分别输入各 时钟信号ck_vco<0:9>和ck_vco<10:19>，两个差分输出端outp和outn分别输出时 钟信号ock_vco<0:9>和ock_vco<10:19>。电平恢复电路6的两个差分输入端inp和 inn分别输入各时钟信号ock_vco<0:9>和ock_vco<10:19>，电平恢复电路6的输出入 端out输出时钟信号ck_int<0:19>，能够输出19个相位的信号。

如图6所示，是本发明实施例的多相位压控振荡器的差分延迟子单元电路图；各 级差分延迟子单元41的结构相同且都包括：

差分增益电路，包括：由PMOS管42a和NMOS管42b组成的第一CMOS反相器和 由PMOS管43a和NMOS管43b组成的第二CMOS反相器，所述第一CMOS反相器和所述 第二CMOS反相器的PMOS管42a和43a的源极相连并接所述环路滤波器3输出的控制 电压即通过端口vddf连接控制电压vctrl，所述第一CMOS反相器和所述第二CMOS 反相器的NMOS管42b和43b的源极相连并接地即ovss；所述第一CMOS反相器和所述 第二CMOS反相器的栅极作为差分信号的输入端inp和inn、漏极作为差分信号的输出 端outn和outp。

工作区域选择电路，用于选择所述各级差分延迟子单元41的工作频率区域，包 括第一档位电容44a和44b和第二档位电容45a和45b，所述第一档位电容44a和44b 通过由第一档位信号gear1控制的第一NMOS管61开关46a和46b实现与所述第一 CMOS反相器和所述第二CMOS反相器的输出端outn和outp连接，所述第二档位电容 45a和45b通过由所述第一档位信号gear1控制的第一NMOS管61开关46a和46b和 第二档位信号gear2控制的第二NMOS管62开关47a和47b实现和所述第一CMOS反 相器和所述第二CMOS反相器的输出端outn和outp连接。在第一NMOS管61开关46a 和46b的两个漏极和地之间、源极和地之间、以及第二NMOS管62开关47a和47b的 两个源极和地之间分别连接有由两个NMOS管的栅极和漏极交叉连接形成的结构48a、 48b和48c，用于稳定各节点处的电压。在电压vddf处连接有由PMOS管形成的电容 结构，在地ovss处连接有由NMOS管形成的电容结构。端口pdcell分别通过一个NMOS 管实现电路的关断。

如图7所示，是本发明实施例的锁住监测器电路图；多相位锁相环电路还包括锁 住监测器电路5，所述锁住监测器电路5包括第一比较器8a、第二比较器8b、RS触 发器51、第二电阻串52、异或门53。

所述第一比较器8a的反相输入端inn连接第三阈值电压、正相输入端inp连接 由所述鉴频鉴相器1输出的上升控制信号up和下降控制信号dn异或后得到的异或电 压，所述第一比较器8a的输出端out连接所述RS触发器51的复位端reset。

所述第二比较器8b的反相输入端inn连接所述异或电压、正相输入端inp连接 第四阈值电压、输出端连接所述RS触发器51的置位端set。

所述第三阈值电压大于所述第四阈值电压，所述第三阈值电压和所述第四阈值电 压由第二电阻串52的不同位置处分压后得到，所述RS触发器51的反相状态输出端 unlock连接一反相器，并通过该反相器输出锁住信号lock；该反相器由与非门54的 输入端连接信号disabled组成，信号disabled为1时，锁住信号为lock为信号unlock 的反相信号，信号disabled为0时，屏蔽了信号unlock。

本发明实施例中所述第二电阻串52共包括3个串联的电阻，电阻值分别为29.4K 欧姆、4.8K欧姆和1.8K欧姆。上升控制信号up和下降控制信号dn异或后得到的异 或电压通过一电阻和电容和输入到比较器8a或8b中。

如图8所示，是本发明实施例的电平恢复电路图；所述电平恢复电路6包括：由 第一NMOS管61和第二NMOS管62组成的第一差分放大电路部分，所述第一NMOS管 61和第二NMOS管62的源极相连，所述第一NMOS管61和所述第二NMOS管62的栅极 作为两个差分信号的输入端inp和inn，所述第二NMOS管62的漏极作为差分放大电 路的单端输出端；由第一PMOS管63和第二PMOS管64组成的镜像电流作为差分放大 电路的负载，所述第一NMOS管61的漏极连接第一PMOS管63的漏极、所述第二NMOS 管62的漏极连接第二PMOS管64的漏极，所述第一PMOS管63的漏极和栅极都和所 述第二PMOS管64的漏极相连，所述第一PMOS管63和所述第二PMOS管64的源极都 接正电源；所述第二NMOS管62的漏极连接到由PMOMS管65和NMOS管66组成的第 三CMOS反相器的输入端，所述第三CMOS反相器的输出端连接由PMOMS管67和NMOS 管68组成的第四CMOS反相器的输入端，所述第四CMOS反相器的输出端作为所述电 平恢复电路6的输出端out。

如图9所示，是本发明实施例的振荡电源驱动电路图；所述振荡电源驱动电路7 包括：由第五CMOS反相器和第六CMOS反相器组成的第二差分放大电路部分，第五CMOS 反相器由PMOMS管71和NMOS管72组成的，第六CMOS反相器由PMOMS管73和NMOS 管74组成的，所述第五CMOS反相器和所述第六CMOS反相器的PMOS管的源极相连并 接正电源即电源vddf，所述第五CMOS反相器和所述第六CMOS反相器的NMOS管的源 极相连并接地ovss；所述第五CMOS反相器和所述第六CMOS反相器的栅极作为所述第 二差分放大电路的输入端inp和inn、漏极作为所述第二差分放大电路的输出端。

由第七CMOS反相器和第八CMOS反相器组成的第三差分放大电路部分，第七CMOS 反相器由PMOMS管75和NMOS管76组成的，第八CMOS反相器由PMOMS管77和NMOS 管78组成的，所述第七CMOS反相器和所述第八CMOS反相器的PMOS管的源极相连并 接正电源，所述第七CMOS反相器和所述第八CMOS反相器的NMOS管的源极相连并接 地；所述第七CMOS反相器和所述第八CMOS反相器的栅极作为所述第三差分放大电路 的输入端、漏极作为所述第三差分放大电路的输出端；所述第二差分放大电路的输入 端作为所述振荡电源驱动电路7的输入端、所述第二差分放大电路的输出端连接所述 第三差分放大电路的输入端、所述第三差分放大电路的输出端作为所述振荡电源驱动 电路7的输出端outn和outp。

如图10所示，是图7中的比较器电路图；所述第一比较器8a和所述第二比较器 8b都采用比较器8的结构，比较器8包括：由PMOS管81和82组成的差分增益部分； 由PMOS管83组成的电流源部分；由NMOS管84和85组成的电流镜负载部分；由PMOS 管86和NMOS管87组成的输出部分并形成在PMOS管86和NMOS管87的漏极连接出 形成输出端out。由PMOS管88和NMOS管89组成的偏置部分，NMOS管89的栅极连 接偏置电压vb，PMOS管88、83和86的栅极相连形成镜像关系。

如图11所示，是本发明实施例档位时序产生电路图；档位时序产生电路9，用于 产生所述第一档位信号gear1和所述第二档位信号gear2，所述档位时序产生电路9 通过将所述环路滤波器3输出的控制电压vctrl_pll和两个阈值电压vhi和vlo进行 比较来得到所述第一档位信号gear1和所述第二档位信号gear2。

所述档位时序产生电路9包括比较器91和92，D触发器93和94，比较器91和 92的反相输入端inn都连接信号vctrl_pll，比较器91的同相输入端连接第一阈值 电压vhi，比较器92的同相输入端连接第二阈值电压vlo，比较器91和92分别连接 由电源信号ib50p3。比较器91的输出端接D触发器93的D触发端，D触发器93的 数据q端输出所述第一档位信号gear1；比较器92的输出端接D触发器94的D触发 端，D触发器94的数据q端输出所述第二档位信号gear2。

分频电路95提供分频信号到D触发器93和94的时钟信号端，D触发器93的复 位端连接信号reset的反相信号，D触发器94的复位端连接信号reset。分频电路95 通过信号pdb、reset和lock以及lock_gear的组合信号进行复位。分频电路95的 输入频率信号idclk由所述压控振荡器中取出。分频电路95能够输出多个分频时钟， 其中一个分频时钟div64用于产生信号pulse64，分频时钟div256输入到D触发器 93和94中。

当所述控制电压vctrl_pll大于较大的第一阈值电压vhi时，所述第一档位信号 gear1和所述第二档位信号gear2都为0，所述各级差分延迟子单元41的工作频率区 域的频率值最大；当所述控制电压vctrl_pll小于较小的第二阈值电压vlo时，所述 第一档位信号gear1和所述第二档位信号gear2都为1，所述各级差分延迟子单元41 的工作频率区域的频率值最小；当所述控制电压vctrl_pll小于所述第一阈值电压 vhi且大于所述第二阈值电压vlo时，所述第一档位信号gear1为1、所述第二档位 信号gear2为0，所述各级差分延迟子单元41的工作频率区域的频率值处于中间。

如图12所示，是图11中的分频电路图；分频电路95包括多级D触发器95a，各 级触发器的q数据端和D触发端连接一反相器，第一级D触发器95a的时钟端接时钟 信号ckin，后面各级D触发器95a的时钟端接上一级的D触发器95a的D触发端，每 一级触发器95a使时钟信号分频2倍即除2，如图12中分别取出了信号div64、div256 和div512的三个时钟。复位信号rstn通过两个反相器连接到各级D触发器95a的复 位端。

锁相环是具有非线性的反馈系统。然而，通过线性分析可以对其基本的操作做出 很好的近似。在这样的分析中，Laplace变换是一个很有用的工具。传输函数的相关 概念，即描述一个线性电路的输入端和输出端在S域的关系，被用于分析PLL的开环 和闭环特性。如图13所示，为一个简化的本发明实施例锁相环的S域示意图。鉴频 鉴相器和电荷泵合并为一个模块101，由传输参数K_PFD表示，传输参数K_PFD等于 I_CP/2π，处Icp也即为图13中的Iout（s）。二阶环路滤波器形成的低通滤波器的阻 抗由Z_LPF表示。压控振荡器（VCO）由模块103表示，其转换增益K_VCO表示对于调谐 电压Vcont（s）频率的敏感度。预分频电路104和低频分频器105分频比例分别由P 和N表示，模块103输出频率信号Fout，预分频电路104输出频率信号Fout/P，低 频分频器105输出频率信号F_bck。上述综合器即锁相环的开环传输函数可以定义成：

$H_{\mathrm{OL}}\left(s\right)=\frac{K_{\mathrm{PFD}}{K}_{\mathrm{VCO}}{Z}_{\mathrm{LPF}}\left(s\right)}{N·P·s}---\left(1\right)$

显示了一个由VCO引起的在原点处的极点。整个环路的动态特性由环路滤波器的 传输函数决定，在这个例子中它是一个阻抗函数，它将电荷泵电流转换成VCO的调谐 电压。Z_LPF(s)表示成

$Z_{\mathrm{LPF}}\left(s\right)=\frac{1+s{R}_1{C}_1}{s(s{R}_1{C}_1{C}_2+C_1+C_2)}---\left(2\right)$

等式（2）表明第一个环路滤波器的极点在ω_P1＝0处，零点在

ω_z＝1/R₁C₁          （3）

两个在原点处的极点（第一个由于VCO产生，第二个为ω_p1）可以补偿当相位裕 度为0时环路的非稳定。加入ω_z稳定了环路，合适的位置可以提供足够的相位裕度， 以确保环路稳定。为了得到一个对于第二个极点有意义的表达式，即和ω_z相关。通过 在公式（2）中引入变量m=(C₁C₂)/C₂，得到：

$Z_{\mathrm{LPF}}\left(s\right)=R_1\frac{1+s/{\omega }_z}{s(1+\frac{\frac{s}{C_1+C_2}}{R_1{C}_1{C}_2})/{\omega }_z}\frac{m-1}{m}---\left(4\right)$

它表明第二个环路滤波器的极点在

${\omega }_{p2}=\frac{1}{R_1{C}_1}\frac{C_1+C_2}{C_2}=m{\omega }_z---\left(5\right)$

将Z_LPF(s)化简成

$Z_{\mathrm{LPF}}\left(s\right)=R_1\frac{1+s/{\omega }_z}{s(1+\frac{s}{{\omega }_{p2}})}\frac{m-1}{m}---\left(6\right)$

使用公式（6），开环传输函数可以重新写为：

$H_{\mathrm{OL}}\left(s\right)=A\frac{1+s/{\omega }_z}{s^2(1+\frac{s}{{\omega }_{p2}})/{\omega }_z}\frac{m-1}{m}---\left(7\right)$

其中A为

$A=\frac{K_{\mathrm{PFD}}{K}_{\mathrm{VCO}}{R}_1}{N·P}---\left(8\right)$

在波特图中可以画出开环传输函数的幅度和相位，用于查看极点和零点的位置以 及环路稳定的条件。如图14所示，在零点ω_z，斜率由40下降为20dB/dec，更重要 的是，使相位从-180度开始增加。幅值为1或者0-dB处相位的值称为相位裕度（PM）。 频率的交叉点为PLL的环路带宽，由ω_c表示。后者的计算是通过使式（7）H_OL(s)的 幅度为1，从而得到：

${\omega }_c=A\frac{m-1}{m}\frac{\cos \left({\phi }_{p2}\right)}{\sin \left({\phi }_z\right)}---\left(9\right)$

其中，φ_z=tan^-1(ω_c/ω_z)，φ_p2＝tan^-1(ω_c/ω_p2)。相位裕度表示为：

理想地，要使相位裕度最大以确保环路的稳定，当然也要满足决定极点和零点位 置的电阻和电容值的变化。可能的最大相位裕度可以通过对公式（10）进行微分运算 而得到：

${\left({\omega }_c\right)}_{\mathrm{for}\max \mathrm{PM}}=\sqrt{{\omega }_z{\omega }_{p2}}=\sqrt{m}{\omega }_z---\left(11\right)$

将ω_c代入公式（10），得到最大相位裕度：

公式（11），（12）表明，对于最佳稳定（最大的PM），单位增益交叉点应该为零 点和第二极点的几何平均值，因为这是相位离180度最远的位置。最大相位裕度由电 容比例（m）唯一决定，它也是第二个极点（ω_p2）和零点（ω_z）的比值。使可以注意到sin(φ_z)＝cos(φ_p2)，将公式（9）简化为

${\omega }_c=A\frac{m-1}{m}=\frac{K_{\mathrm{PFD}}{K}_{\mathrm{VCO}}{R}_1}{N·P}\frac{m-1}{m}=\frac{K_{\mathrm{PFD}}{K}_{\mathrm{VCO}}{R}_1}{N·P}\frac{C_1}{C_1+C_2}---\left(13\right)$

三阶PLL的闭环传输函数为：

$H_{\mathrm{CL}}\left(s\right)=\frac{1+s/{\omega }_z}{1+\frac{s}{{\omega }_z}+\frac{s^2}{K{\omega }_z\frac{m-1}{m}}(1+\frac{s}{{\omega }_{p2}})}$

以上通过具体实施例对本发明进行了详细的说明，但这些并非构成对本发明的限 制。在不脱离本发明原理的情况下，本领域的技术人员还可做出许多变形和改进，这 些也应视为本发明的保护范围。