一种全数字逐次逼近寄存器式快速锁定延时锁定环

摘要

本发明公开了一种全数字逐次逼近寄存器式快速锁定延时锁定环，电路结构的创新之处在于采用可复位数控延时链将输入时钟与控制器工作时钟之间的分频比降低至1，同时采用2-b逐次逼近寄存器算法将搜索循环次数降低50%，从而达到快速锁定的目的。本发明的电路包括前置电路、数控延时链、相位合成电路、2-b逐次逼近寄存器控制器、相位判断电路和复位脉冲产生电路。实验证明本发明电路可锁定频率范围为100MHz至400MHz，锁定时间为5个时钟周期，锁定后输出50%占空比的时钟信号并且彻底避免了谐波锁定的发生。

说明书

技术领域

本发明涉及集成电路设计领域，具体地，涉及一种数字集成电路时钟同 步模块。

背景技术

人类对低功耗、高性能电子产品的需求推动了半导体工艺水平的不断前 进，使得集成电路的设计技术不断改进。设计中开始广泛使用硅知识产权 （Intellectual Property，IP）核等可复用模块，并将综合技术和IP核相 结合，尽可能地缩短系统芯片（System on Chip，SoC）的设计周期。同时， SoC芯片也向着多核多时钟域的方向发展，芯片内部时钟架构的复杂度日益 提升。如今主流处理器内核，片内时钟频率已达到GHz，而同时又存在多个 不同的时钟域，时钟域之间的关系日趋复杂。因此，如何在有限的设计周期 内快速实现SoC内部高频率时钟信号的精确分布已经成为当今集成电路发展 的瓶颈之一。

由于高性能SoC芯片对时钟网络质量的要求，后端时钟树综合技术发展 出了多种时钟树结构，如网格时钟树结构(mashtree)、鱼骨时钟树结构 (H-tree)以及各种技术相结合的本地-全局多级时钟树结构。采用这些时钟 网路分布技术进行时钟树综合，虽然能够生成具有较小时钟偏差以及较强抗 干扰能力的时钟网络，然而这类技术往往包含过多冗余设计，实现过程中， 需要占用极多的布线资源，不仅会为布局布线留下拥塞的隐患，同时时钟树 上产生的巨大功耗也让设计者难以接受。此外其物理实现的过程相对复杂， 在SoC设计周期日益缩短的今天，往往没有太多时间留给后端工程师完成这 种复杂的时钟网络。

因此，采用平衡树时钟网络与时钟延迟锁定电路相结合的本地-全局时 钟网络层次化区域分布时钟树综合策略广泛地应用于SoC芯片中。

对于延时锁定电路的研究，基本上按照电路的结构与延时补偿原理的不 同，沿着开环延时锁定电路和闭环延时锁定电路两个方向展开，对于该电路 的设计水平，美国和韩国处于领先地位。延时锁定环(Delay Locked Loop,DLL) 和同步镜像延时锁定电路(Synchronous Mirror Delay Circuit,SMDC)就是 这两种锁定电路的典型代表，两者针对不同的应用有着各自的特点。

传统全数字逐次逼近寄存器（Successive Approximation Register， SAR）式延时锁定环，存在锁定时间过长、谐波锁定和死锁的问题，极大地 限制了它在实际系统中的应用。

发明内容

本发明的目的在于，针对传统全数字逐次逼近寄存器式延时锁定环锁定 存在的上述问题，对其电路结构和工作过程进行了深入地分析和研究，设计 一种全数字逐次逼近寄存器式快速锁定延时锁定环，通过采用可复位数控延 时链将输入时钟与控制器工作时钟之间的分频比降低至1，同时采用2-b逐 次逼近寄存器算法将搜索循环次数降低50%，大幅度提高锁定速度，彻底避 免了谐波锁定和死锁现象的发生。

为实现上述目的，本发明的技术方案如下：

本发明全数字逐次逼近寄存器式快速锁定延时锁定环的模块包括：1） 前置电路(Prepositive Delay Cell,PDC)PC0，PC1，PC2，PC3；2）4组数 控延时链HCDL，RCDL_org,RCDL_ad1,RCDL_ad2；3）相位合成电路；4）2-b 逐次逼近寄存器控制器；5）相位判断电路；6）复位脉冲产生电路(Reset  Generator,RG)。六个模块构成整体延时锁定环架构。

所述模块1）中，前置电路，采用时钟树结构，用于保证初始时钟信号 同时进入延时链的每个延时单元。所述模块2）中，包含一组普通数控延时 链和3组可复位的数控延时链。可复位的数控延时链（Resettable  Digital-Controlled Delay Line，RCDL），是一种基于高扇出结构的延时 链。所述模块3）中，相位合成电路，采用了半延时方式的50%相位产生器 实现相位合成功能。所述模块4）中，2-b逐次逼近寄存器控制器，是采用 了2bit快速逐次逼近算法的快速二元搜索(Improved Fast SAR,IFSAR)控 制器。所述模块5）中，相位判断电路，包含了相位判断和相位失锁重启电 路。相位判断电路用于判断初始时钟与反馈时钟之间的相位关系。当相位失 锁时，相位失锁重启电路提供延时锁定环的重启信号。所述模块6）中，复 位脉冲产生电路，一方面，能够每周期完成对延时链进行清零，同时保证在 某延时单元选通期间，它的上一级延时单元输出时钟为0。另一方面，能够 保证复位信号同时进入延时链的每个延时单元。

相对于现有技术，本发明的有益效果是：采用可复位延时单元 （Resettable Delay Unit，RDU）组成延时链，消除了分频比的影响，避免 了谐波锁定的发生，同时采用改进后的2bit延时链结构，在降低搜索循环 次数的同时，有效地降低了硬件设计开销。设计最终通过分频比与循环次数 的同时降低，实现了快速锁定的功能，仿真结果表明设计能够在5个周期能 完成锁定并输出接近50%占空比的时钟信号，设计的可锁定频率范围为 100MHz-400MHz。

下面通过附图和实施例，对本发明的技术方案做进一步的详细描述。

附图说明

附图用来提供对本发明的进一步理解，并且构成说明书的一部分，与本 发明的实例一起用于解释本发明，并不构成对本发明的限制。在附图中：

图1为全数字逐次逼近寄存器式快速锁定延时锁定环系统框图。

图2为前置电路结构示意图。

图3为复位信号产生电路结构示意图。

图4为可复位延时单元RDU电路结构图。

图5为可复位延时链RCDL的总体结构示意图。

图6为UC0和UC1之间的逻辑关系电路示意图。

图7为相位合成电路结构示意图。

图8为相位判断电路的结构图。

图9为相位判断电路的波形图。

图10为失锁判断电路的结构图。

图11为IFSAR控制器结构示意图。

图12为2bitIFSAR算法流程图。

图13为IFSAR控制器输出控制字变化过程图。

图14为IFSAR控制单元结构图。

具体实施方式

图1为全数字逐次逼近寄存器式快速锁定延时锁定环系统框图。系统工 作的过程可以分为2bit快速逐次逼近寄存器搜索和相位合成两个步骤，其 中2bit搜索用来完成相位锁定，相位合成则用来确保锁定后输出50%占空比 时钟信号。其工作过程如下：时钟信号在系统内依次穿过一组半延时链（Half  Digital-ControlledDelayLine，HCDL）和3组可复位延时链，其中RCDL_org, RCDL_ad1,RCDL_ad2分别提供一路输出信号，作为相位判断电路的反馈 时钟；同时时钟信号通过复位脉冲产生电路，对RCDL按周期进行复位操作， 清除RCDL内上周期残留信号。由于系统分频比为1，SAR控制器在系统时钟 频率下工作。主SAR控制器根据相位判断电路输出结果控制RCDL延时量， 从SAR控制器则根据相位比较所进行的步骤，对RCDL_adx进行延时长度调 整，该调整与相位比较结果无关。当相位锁定，主SAR控制器调整输出控制 字，通过相位合成电路输出占空比50%的时钟信号。

图2，3分别为前置电路和复位信号产生电路的结构示意图。系统时钟 和复位信号在进入延时链之前需要分别通过前置电路和复位电路。图2所示 的前置电路采用时钟树结构，可以将初始时钟信号分配给每个延时单元，避 免了直接高扇出所带来的巨大负载，同时确保时钟信号在同一时刻进入延时 单元，避免了高扇出延时链结构所存在的系统时钟偏差隐患。图3为复位信 号产生电路，其电路由一个时钟缓冲器，两个非门，一个两输入或非门和一 个两输入与门组成，通过引入一个时钟缓冲器和一个非门的延时，产生窄于 时钟脉冲宽度的复位脉冲信号。

图4，5，6分别为可复位延时单元RDU电路示意图和包含前置，复位等 电路的可复位延时链RCDL的总体结构示意图以及揭示UC0和UC1之间逻辑 关系的电路示意图。如图4所示，电路由两个二输入或非门和一个二输入与 门组成，包含两个时钟输入端口，两个控制端口以及一个时钟输出端口。其 中，时钟端口CLK0用来连接输入原始时钟信号，另一时钟端口CLK1同前一 级延时单元的输出连接，控制端口UC0通过与门控制原始时钟是否被选通， 控制端口UC1提供复位信号，用来清除延时链中残留数据。图5为复位延时 链RCDL电路的结构示意图，其电路由可复位延时单元通过串联组成。系统 由3组RCDL组成。每组RCDL都通过前置电路将时钟输入，3组RCDL以串联 的方式组成在一起，系统时钟依次按顺序通过，其中，RCDL_org由主SAR控 制器控制，RCDL_ad1，RCDL_ad2由从SAR控制器控制，并具有完全一致的前 置电路。RCDL_ad1和RCDL_ad2延时长度上分别为RCDL_org的1/4。RCDL_org 负责把时钟输出系统的同时，还将时钟反馈给相位判断电路。除RCDL_org 外，RCDL_ad1和RCDL_ad2也分别输出一路时钟，供相位判断电路进行比较。 复位信号在经过时钟树扇出后，需要通过一个或门同下一级控制信号UC0进 行逻辑或，再输出给延时单元。当下一级延时单元控制字有效时，本级延时 单输出被强制置0，即输出时钟为0，输出到延时链每个延时单元的复位信 号输入端UC1。图6给出了UC0和UC1之间的逻辑关系。

对于图4中所述的可复位延时单元RDU的设计，时钟信号同复位信号之 间需要遵循特定的时序约束条件，确保时钟信号不被清零信号所影响。设输 入时钟的周期为T_clk，前置电路延时为D_pre,时钟信号通过复位电路后产生的 复位脉冲同初始时钟延时差为D_reset，复位脉冲宽度为D_pulse。首先需要确保下 一周期清零信号不会干扰到本周期时钟，电路需要满足以下约束：

D_pre+T_clk/2＜T_clk+D_reset+D_pu

约束1

同时，需要确保本周期复位信号不会干扰到该周期的时钟信号，防止时 钟过晚到来或者复位信号提早到来，电路需要满足以下约束：

D_pre＞D_reset+D_pulse

约束2

此外，还需要确保时钟在延时链内传播过程中，不被复位信号所干扰， 防止时钟信号在被复位信号清零的过程中，产生额外的时钟毛刺，设时钟信 号在延时链中以D_unit为单位向下一级传递，复位信号的宽度需要满足以下约 束：

D_pulse＞D_unit

约束3

综合以上三个约束，可以得出前置电路延时、复位电路延时、复位脉冲 宽度和单位延时量之间的关系必须满足以下约束：

D_pre+T_clk/2+D_pulse＞D_pre＞D_reset+D_pulse＞D_reset+D_unit

约束4

设前置电路PDC1延时为Dpre_org，PDC2和PDC3延时为Dpre_add，对 于RCDL_org，仍需满足时序约束1；而对于RCDL_ad1和RCDL_ad2，则需防 止这样一种情况的发生：当时钟信号在从一级延时链进入下一级时，由于前 置电路的延时过大，导致时钟信号被过度延迟，其延迟量超过复位脉冲宽度， 导致产生多余的时钟毛刺。因此复位脉冲的宽度在满足约束4的基础上，还 必须满足以下约束：

D_pulse＞D_preadd+D_unit

约束5

图7为本发明的相位合成电路结构示意图。设计采用半延时的方式来实 现相位合成功能，通过在SR锁存器的R端和S端之间制造出半周期的延时 差，使锁存器输出50%周期时钟信号。电路由半延时链HCDL，可复位延时链 RCDL，两个完全一致的脉冲产生电路PG和一个可使能SR锁存器组成，其中 组成HCDL的延时单元同RCDL中的延时单元结构完全一致，延时单元级数为 RCDL的一半。电路存在两种工作状态。当系统处于2bit二元搜索状态时， HCDL输出本征延时量，Lock信号无效，SR锁存器处于关闭状态，只输出S 端信号。2bit二元搜索结束后启动SR锁存器，此时S端信号由HCDL直接提 供，滞后原时钟半周期，R端时钟信号经过了HCDL和RCDL两组延时链，滞 后原始时钟一个周期，通过该结构做出半周期延时差，相位合成电路进行50% 相位合成。

图8和9给出了本发明的相位判断电路的结构和波形图。由于在相位搜 索过程中可复位延时链的输出信号在复位信号的作用下占空比可能变得极 小，而传统相位判断电路方式无法处理复位操作所造成的窄脉冲情况，因此 需要对电路做相应调整。图8给出了本文设计中相位判断电路的结构。电路 由状态读取寄存器DFFA、状态判断寄存器DFFB和脉冲产生电路组成。其中 DFFA被用来读取反馈时钟的状态，DFFB用来进行相位判断。CLK_FB上升沿到 达时，DFFA读取低电平并将保持该状态，从而扩展CLK_FB的脉冲宽度，使其 可以被DFFB所正确接收。为了避免DFFA持续保持低电平，需要对DFFA进 行周期性复位，复位操作需要在每周期完成相位判定后进行，因此在复位端 插入延时补偿单元DC1。由于寄存器clk到Q端存在传输延时D_clk-q，DFFB的 输入实际上落后原始信号CLK_FB相应大小的延时量，为了保证相位判断的正确 性，还需要在DFFB的时钟端插入补偿单元DC2，其延时量与触发器传输延时 相同。对于本设计的2bit延时链结构需要对RCDL_org、RCDL_ad1和RCDL_ad2 的输出时钟分别进行相位比较，因此需要三组相同的比较电路。为了补偿前 置电路对输出时钟造成的额外延时，需要分别对CLK_out2和CLK_out3进行额外的 延时补偿，补偿量同前置电路延时相同。图9给出了相位判断的过程波形图。

由上可知，设复位脉冲产生电路延时为D_P，输入时钟周期为T_clk，DFFB 的时钟信号延时为D_{pc_clk}，它的保持时间为D_{pc_hold}，正确的复位过程必须在状 态判断寄存器完成状态比较后进行，同时复位信号不能影响下一周期DFFB 的状态读入，因此D_P必须满足：

D_{pc_clk}+T_clk＞D_{pc_clk}+D_{pc_hold}

约束6

由于分频比为1，相位比较结果必须在同周期内输入至SAR控制器，由 其进行控制字调整，假设时钟进入SAR控制器的延时为D_{sar_clk}，相位比较结 果输出至SAR控制需要经过的组合逻辑延时为D_logic，他们之间的时序必须满 足：

D_{sar_clk}＞D_{pc_clk}+D_logic

约束7

如上所述，相位判断电路用于判断初始时钟与反馈时钟之间的相位关 系。当相位失锁时，相位失锁重启电路提供延时锁定环的重启信号。图10 为失锁判断电路的结构图。为了防止失锁情况的发生，需要一个判断电路对 电路的当前状态不断进行检查，一旦发生相位失锁，则发出重启信号，对SAR 控制器进行复位，重新开始新一轮二元搜索。本失锁判断电路采用锁定窗口 的方式进行相位锁定判断。通过在参考时钟CLK_REF的时钟路径上插入一个延 时匹配单元制造出相位锁定窗口，当反馈时钟落入该锁定窗口内时，判断相 位锁定。判定结果存在滞后，锁定，超前三种状态。只有当寄存器A采样到 高电平的同时寄存器B采样到低电平，电路才判断锁定，其他状态下电路均 判定失锁。当Lock信号有效，系统进入锁定状态后，失锁判断电路启动， 若系统保持在锁定状态，则输出Restart信号为高电平，若系统失锁，则输 出信号为低电平，系统将进入重启。

如图11为IFSAR控制器结构示意图。IFSAR控制器总体架构包含主控制 器、从控制器和失锁重启电路，其中主控制器对HCDL和RCDL_org进行控制， 从控制器对RCDL_ad1和RCDL_ad2进行控制。下表给出了主要端口的信号功 能。

IFSAR控制器端口描述

端口 方向 功能 CLKin 输入 输入时钟 IN_START 输入 控制器启动信号 IN_RESTART 输入 控制器重启信号 IN_STATE 输入 相位判断结果 Code 输出 主SAR控制器控制字 Code_ad 输出 从SAR控制器控制字 Lock 输出 控制器锁定信号

2bitIFSAR算法的流程如图12所示。假设RCDL_org由N位控制字控制， N为偶数，经过译码后可产生2N个控制码，相应的RCDL_org为2N级RDU组 成。HCDL的延时长度为RCDL_org的一半，受N-1位控制字控制，因此整个 主SAR控制器的控制字Code为N+N-1位，其中Code[N-1:0]为Code_org控 制RCDL_org，Code[2N-2:N]为Code_HCDL控制HCDL。RCDL_ad1和RCDL_ad2 的延时量相同，分别为RCDL_org的1/4，并且受相同控制字控制，因此从 SAR控制器的控制字Code_ad为N-2位。控制器启动收到启动信号进行初始 化，设变量i等于Code_org的位数N，Code_HCDL全部置0并在整个IFSAR 搜索过程中保持不变，Code_org最高两位被置0其余位被置1，Code_ad所 有位被置1。相应的HCDL提供本征延时，RCDL_org提供满延时量的1/4， RCDL_adx提供满延时量。参考时钟同CLK_out1、CLK_out2和CLK_out3分别进行相位 比较，可能产生以下四种情况：1、CLK_in超前于所有反馈时钟；2、CLK_in滞后 CLK_out1同时超前CLK_out2；3、CLK_in滞后CLK_out2超前CLK_out3；4、CLK_in滞后所有 反馈时钟。根据相位比较的结果，Code_org第N位和N-1位控制字被确定， 余下控制字右移两位，同时Code_ad右移两位，最高两位补0，在下一周期 到来时延时链被清零，系统进入下一轮搜索，i=i-2。第二轮搜索中，同样 可能产生4种相位比较情况，根据比较结果，确定Code_org第N-2、N-3位 控制字，对Code_org余下控制字和Code_ad依旧右移两位。如此循环，直 至i=1，此时Code_org除最低两位为0外，其他所有位数均被确定，而Code_ad 已经全部置0。此时，CLK_out1、CLK_out2和CLK_out3之间只相差1个延时单元延时 量，根据相位比较的结果已经可以确定最终的锁定延时。由于每步搜索过程 可以确定2位控制字，而每次循环需要一个周期来完成，因此，对于N位的 Code_org，需要N/2个周期完成相位锁定。

如图13为本发明中IFSAR控制器输出控制字变化过程。其中RCDL_org 由64级可复位延时单元组成，相应的HCDL中RDU为32级，RCDL_ad1和 RCDL_ad2分别包含16级RDU。因此N=6，IFSAR控制器中主SAR控制器位数 为2N-1=11位，从SAR控制器为N-2=4位。由于分频比为1，因此锁定时间 T_lock=(N+2)×DR=5。

如图14为IFSAR控制单元结构图。IFSAR控制单元由异步清零触发器（或 异步置位触发器）和三位数据选择器组成。数据选择器的输入分别为状态反 馈信号Comp、自身输出信号Keep和移位信号Shift，因此IFSAR单元存在 三种工作状态：保持、状态读取和移位，这三种状态由数据选择器的控制信 号Flag[2:0]进行选择。当IFSAR单元工作在状态读取模式时，其按状态反 馈信号Comp的不同被分为奇数单元和偶数单元。假设State1，State2和 State3分别代表相位比较电路的3路输出信号，则其中奇数位SAR单元输入 控制字odd_Comp通过State2控制，偶数位SAR单元输入控制字even_Comp 受State1，State2和State3同时控制，两者的表达式由公式1、公式2给 出。

$\mathrm{odd}\_\mathrm{Comp}=\overline{\mathrm{State}2}$

公式1

$\mathrm{even}\_\mathrm{Comp}=\overline{\mathrm{State}2}·\overline{\mathrm{State}3}+\mathrm{State}2·\overline{\mathrm{State}1}$

公式2

对于IFSAR控制器中的从控制器，其输出状态与相位比较结果无关，只 需要按步骤进行移位操作，每轮搜索完成后控制字右移两步。相应的 RCDL_ad1和RCDL_ad2输出具有相等延时差的时钟信号，并逐渐减少减小延 时量、缩小延时锁定范围。