NMOS晶体管及其形成方法、包括该NMOS晶体管的CMOS晶体管

摘要

NMOS晶体管及其形成方法、包括该NMOS晶体管的CMOS晶体管。一种NMOS晶体管的形成方法包括：提供半导体衬底；在所述半导体衬底表面形成碳化硅层；在所述碳化硅层内形成第一凹槽；填充所述第一凹槽，形成沟道结构；在所述沟道结构表面形成第一栅极结构；在所述第一栅极结构两侧的碳化硅层内形成源/漏区。由于本发明所提供的NMOS晶体管的形成方法中，采用先在半导体衬底表面形成碳化硅层，然后再对所述碳化硅层进行刻蚀，在所述碳化硅层内形成与NMOS晶体管的沟道区所对应的第一凹槽，再对所述第一凹槽进行填充，形成沟道结构的方法制作NMOS晶体管，从而可以避免了现有技术中在对与源/漏区域所对应的凹槽进行碳化硅填充时，碳化硅的选择性生长较为困难的问题。

说明书

技术领域

本发明涉及半导体技术领域，特别涉及一种NMOS晶体管及其形成方法、 和包括该NMOS晶体管的CMOS晶体管。

背景技术

众所周知，应力可以改变半导体材料的能隙和载流子迁移率。随着半导 体材料压阻效应（Piezoresistance Effect）的深入研究，业界逐渐认识到，可以 利用应力增加MOS器件的载流子迁移率，即应变硅技术（Strained Silicon）。

公开号为US2007/0196992A1的美国专利文献公开了一种具有锗硅和碳化 硅源/漏区的应变硅CMOS晶体管，请参考图1，包括：半导体衬底10，所述半 导体衬底10包括用于形成NMOS晶体管的区域A和用于形成PMOS晶体管的区 域B；将相邻的区域A和区域B隔开的浅沟槽隔离结构15；位于所述半导体衬 底区域A表面的第一栅极结构20，所述第一栅极结构20包括位于所述半导体衬 底区域A表面的栅氧化层21、位于所述栅氧化层21表面的栅电极22、位于所述 栅氧化层21和栅电极22侧壁表面的侧墙23，位于所述第一栅极结构20两侧的 半导体衬底10内的第一源/漏区25；位于所述半导体衬底区域B表面的第二栅 极结构30，所述第二栅极结构30包括位于所述半导体衬底区域B表面的栅氧化 层31、位于所述栅氧化层31表面的栅电极32、位于所述栅氧化层31和栅电极 32侧壁表面的侧墙33，位于所述第二栅极结构30两侧的半导体衬底10内的第 二源/漏区35；其中所述半导体衬底区域A的第一源/漏区的材料为原位形成的 碳化硅（SiC），所述半导体衬底区域B的第二源/漏区的材料为原位形成的锗 硅（SiGe）。

对于PMOS晶体管而言，填充所述源/漏区35的材料是锗硅，其晶格常数 大于半导体衬底的晶格常数，对所述源/漏区35之间的沟道区产生压缩应力 （Compressed Stress），提高了空穴的迁移率。

对于NMOS晶体管而言，填充所述源/漏区25的材料是碳化硅，其晶格常 数小于半导体衬底的晶格常数，对所述源/漏区25之间的沟道区产生拉伸应力 （Tensile Stress），提高电子的迁移率。

然而，现有技术中CMOS管的制作工艺里，NMOS晶体管的形成工艺较为 困难。

发明内容

本发明解决的问题是现有技术中CMOS管的制作工艺里，NMOS晶体管 的形成工艺较为困难。

为解决上述问题，本发明提供了如下技术方案：

一种NMOS晶体管的形成方法，包括：提供半导体衬底；在所述半导体 衬底表面形成碳化硅层；在所述碳化硅层内形成第一凹槽；填充所述第一凹 槽，形成沟道结构；在所述沟道结构表面形成第一栅极结构；在所述第一栅 极结构两侧的碳化硅层内形成源/漏区。

优选的，所述碳化硅层的厚度大于或等于所述沟道区的厚度。

优选的，所述碳化硅层的厚度范围为200埃-800埃。

优选的，所述碳化硅层中碳的原子百分比含量范围为1%-3%。

优选的，所述碳化硅层的形成工艺为外延工艺或化学气相沉积工艺；硅 源气体为DCS(SiH₂Cl₂)或SiH₄或Si₂H₆；碳源气体为C₂H₄或CH₃SiH₃。

优选的，所述第一凹槽的剖面形状为Σ形。

优选的，所述沟道结构为硅层、或硅锗层、或硅层和硅锗层的堆叠结构、 或硅层、硅锗层和硅层的堆叠结构。

优选的，所述沟道结构的形成工艺为选择性外延工艺。

一种NMOS晶体管，包括：半导体衬底；位于所述半导体衬底表面的碳 化硅层；位于所述碳化硅层内的沟道结构；位于所述沟道结构表面的第一栅 极结构；位于所述第一栅极结构两侧的碳化硅层内的源/漏区。

优选的，所述碳化硅层的厚度大于或等于所述沟道结构的厚度。

优选的，所述碳化硅层的厚度范围为200埃-800埃。

优选的，所述碳化硅层中碳的原子百分比含量范围为1%-3%。

优选的，所述碳化硅层的形成工艺为外延工艺或化学气相沉积工艺；硅 源气体为DCS(SiH₂Cl₂)或SiH₄或Si₂H₆；碳源气体为C₂H₄或CH₃SiH₃。

优选的，所述沟道结构的剖面形状为Σ形。

优选的，所述沟道结构为硅层、或硅锗层、或硅层和硅锗层的堆叠结构、 或硅层、硅锗层和硅层的堆叠结构。

优选的，所述沟道结构的形成工艺为选择性外延工艺。

一种包括上述任一项所述的NMOS晶体管的CMOS晶体管。

与现有技术相比，本发明具有以下优点：

本发明所提供的NMOS晶体管形成方法，采用先在半导体衬底表面形成 碳化硅层，然后再对所述碳化硅层进行刻蚀，在所述碳化硅层内形成与NMOS 晶体管的沟道区所对应的第一凹槽，再对所述第一凹槽进行填充，形成沟道 结构的方法制作NMOS晶体管，替代了现有技术中先在所述半导体衬底内形 成与源/漏区相对应的凹槽，再对与源/漏区所对应的凹槽进行碳化硅填充，形 成源/漏区的方法，从而避免了现有技术中在对与源/漏区域所对应的凹槽进行 碳化硅填充时，碳化硅的选择性生长较为困难的问题。

进一步，本发明所提供的NMOS晶体管形成方法中，所述碳化硅层内与 沟道区域对应的第一凹槽的剖面形状为Σ形，所形成的NMOS晶体管的沟道 结构的剖面形状也为Σ形，从而使得所述NMOS晶体管中的源/漏区的剖面形 状为反Σ形，进而增强了所述NMOS晶体管中沟道区的拉伸应力，提高了所 述NMOS晶体管中的沟道区的电子迁移率。

附图说明

为了更清楚地说明本发明实施例或现有技术中的技术方案，下面将对实 施例或现有技术描述中所需要使用的附图作简单地介绍，显而易见地，下面 描述中的附图仅仅是本发明的一些实施例，对于本领域普通技术人员来讲， 在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。

图1是现有技术形成的CMOS结构的剖面结构示意图；

图2是本发明实施例一所提供的NMOS晶体管的形成方法的流程示意图；

图3-图7是本发明实施例一所提供的NMOS晶体管的形成方法的剖面图；

图8是本发明实施例二所提供的CMOS晶体管的形成方法的流程示意图；

图9-图17是本发明实施例二所提供的CMOS晶体管的形成方法的剖面 图。

具体实施方式

正如背景技术部分所述，现有技术中的CMOS管制作工艺里，NMOS晶体 管的形成工艺较为困难。

发明人研究发现，这是由于现有技术中NMOS晶体管的形成工艺里，需要 先在半导体衬底内形成与NMOS晶体管源/漏区相对应的凹槽，再对所述与 NMOS晶体管源/漏区所对应的凹槽进行碳化硅填充，形成碳化硅源/漏极。其 中，在对所述与NMOS晶体管源/漏区所对应的凹槽进行碳化硅填充时，需要 根据该凹槽的形状进行碳化硅的选择性生长，而碳化硅的选择性生长较为困 难，从而导致NMOS晶体管的形成工艺较为困难。

有鉴于此，本发明提供了一种NMOS晶体管的形成方法，如图2所示， 包括：步骤101，提供半导体衬底；步骤102，在所述半导体衬底表面形成碳 化硅层；步骤103，在所述碳化硅层内形成第一凹槽；步骤104，填充所述第 一凹槽，形成沟道结构；步骤105，在所述沟道结构表面形成第一栅极结构； 步骤106，在所述第一栅极结构两侧的碳化硅层内形成源/漏区。

由上可以看出，本发明所提供的NMOS晶体管形成方法，采用先在半导 体衬底表面生长碳化硅层，然后再对所述碳化硅层进行刻蚀，在所述碳化硅 层内形成与NMOS晶体管沟道区所对应的第一凹槽，再对所述第一凹槽进行 填充，形成沟道结构的方法制作NMOS晶体管，替代了现有技术中先在所述 半导体衬底内形成与源/漏区相对应的凹槽，再对所述与NMOS晶体管源/漏 区相对应的凹槽进行碳化硅填充，形成源/漏区的方法，从而避免了现有技术 中在对所述与NMOS晶体管源/漏区相对应的第一凹槽进行碳化硅填充时，碳 化硅的选择性生长较为困难的问题。

为使本发明的上述目的、特征和优点能够更为明显易懂，下面结合附图 对本发明的具体实施方式做详细的说明。

在以下描述中阐述了具体细节以便于充分理解本发明。但是本发明能够 以多种不同于在此描述的其它方式来实施，本领域技术人员可以在不违背本 发明内涵的情况下做类似推广。因此本发明不受下面公开的具体实施的限制。

实施例一：

本发明实施例首先提供了一种NMOS晶体管的形成方法，请参考图3-图 7，图3-图7为本发明实施例所提供的NMOS晶体管的形成方法的剖面图。

如图3所示，提供半导体衬底100。

所述半导体衬底100为硅衬底、硅锗衬底、绝缘体上硅衬底、绝缘体上 锗衬底其中的一种。在本实施例中，所述半导体衬底100为硅衬底，所述硅 衬底的晶向为<110>或<100>。本领域的技术人员可以根据待形成的半导体器 件性能选择所述半导体衬底100的类型，因此所述半导体衬底100的类型不 应过分限制本发明的保护范围。

如图4所示，在所述半导体衬底100表面形成碳化硅层110。

在一个实施例中，形成所述碳化硅层110的工艺具体包括：在所述半导 体衬底100表面，利用外延工艺或化学气相沉积工艺形成碳化硅层110。其中， 硅源气体为DCS(SiH₂Cl₂)或SiH₄或Si₂H₆；碳源气体为C₂H₄或CH₃SiH₃。

在另一个实施例中，形成所述碳化硅层110的工艺具体包括：提供半导 体衬底100和碳化硅衬底（未图示），对所述碳化硅衬底的表面进行离子注入， 所述注入的离子为氢离子或稀有气体离子，所述离子注入的深度与待形成的 碳化硅层110的厚度相对应；将所述半导体衬底100表面和碳化硅衬底注入 离子的表面相对放置并施加压力使得所述半导体衬底100和碳化硅衬底发生 粘合；对所述碳化硅衬底、半导体衬底100进行退火处理，使得在所述碳化 硅衬底内离子注入对应的深度位置发生开裂，所述碳化硅衬底分为两个部分， 其中一个部分与半导体衬底100相粘结，在所述半导体衬底100表面形成碳 化硅层110。

在另一个实施例中，当所述半导体衬底100为硅衬底或绝缘体上硅衬底， 形成所述碳化硅层110的工艺具体包括：在所述半导体衬底100表面进行碳 离子注入，所述半导体衬底100靠近表面的部分形成碳化硅层110。

本发明实施例中，所述碳化硅层110的厚度范围为200埃-800埃。其中， 所述碳化硅层110的厚度大于或等于后续形成的沟道结构130的厚度，从而 可以使得所述沟道结构130周围的位置都具有碳化硅，进而提高NMOS晶体 管沟道区的拉伸应力。其中，所述碳化硅层110中碳的原子百分比含量为 1%~3%。需要说明的是，所述碳化硅层110不同高度的碳的含量可以相同， 也可以不同。在本发明实施例中，所述碳化硅层110中的碳的含量相同，从 而降低工艺成本。

如图5所示，在所述碳化硅层110内形成第一凹槽120。

在所述碳化硅层110内形成第一凹槽120的具体工艺为：在所述碳化硅 层110表面形成掩膜层，所述掩膜层中具有暴露所述碳化硅层110表面的开 口，然后以所述掩膜层为掩膜，对所述碳化硅层110进行刻蚀，形成与NMOS 晶体管中沟道区相对应的第一凹槽120。其中，所述刻蚀工艺可以为干法刻蚀 工艺，也可以为湿法刻蚀工艺，也可以为干法刻蚀、湿法刻蚀的混合工艺。

在本发明实施例中，先以所述掩膜层为掩膜对所述碳化硅层110进行反 应离子刻蚀，形成剖面图形为矩形的开口（未图示），然后利用选择性湿法刻 蚀溶液对所述矩形的开口暴露出的碳化硅层110进行湿法刻蚀，形成第一凹 槽120。

本发明实施例中所述第一凹槽120的剖面形状为Σ形，从而使得所述 NMOS晶体管中位于沟道区两侧的源/漏区的剖面形状为反Σ形。由于NMOS 晶体管中的载流子为电子，而拉应力有助于提高电子的迁移率，因此，本发 明实施例中，位于所述NMOS晶体管源/漏极区的反Σ形状的碳化硅层110， 有助于增强所述NMOS晶体管中沟道区的拉应力，从而提高所述NMOS晶体 管中沟道区的电子迁移率。

如图6所示，填充所述第一凹槽120，形成沟道结构130。

利用选择性外延工艺对所述第一凹槽120进行填充，形成沟道结构130。 在本发明实施例中，所述沟道结构130的材料可以为单晶硅，为了提高NMOS 晶体管沟道区的应力，所述沟道结构130的材料也可以为硅锗。

但是，如果对所述第一凹槽120进行单纯的硅锗外延工艺，由于碳和锗 的晶格常数相差较大，会导致碳化硅层110与硅锗层之间的晶格失配较大， 从而导致所述NMOS晶体管中沟道区的漏电流较大。而且当所述硅锗层的厚 度较大时，所述硅锗层在外延生长的过程中会产生很多缺陷。又因为硅的晶 格常数介于碳和锗之间，因此，当所述沟道结构130的材料为硅锗时，在对 所述第一凹槽120进行填充的过程中，可以先在所述第一凹槽120的表面形 成硅层，然后再在所述硅层的表面形成硅锗层，从而形成硅层和硅锗层堆叠 的沟道结构130，这样一方面可以缓解由于碳和锗之间的晶格常数相差过大， 而引起的NMOS晶体管沟道区漏电流较大的问题，另一方面可以降低所述沟 道结构130中硅锗层的厚度，减少硅锗层外延生长过程中的缺陷。

另外，在后续的制作过程中，所述沟道结构130表面会进一步形成第一 栅极结构140，而所述第一栅极结构140包括栅电极层141和栅介质层142两 部分，其中，所述栅介质层142的材料多为硅，由于硅和硅锗的功函数不一 样，如果直接在硅锗层表面形成第一栅极结构140，不仅会降低所述栅介质层 142的质量，导致所述栅介质层142容易被击穿，而且需要克服所述第一栅极 结构140的功函数调节问题。

因此，在对所述第一凹槽120进行填充的过程中，还可以采用先在所述 第一凹槽120表面形成硅层，然后再在所述硅层表面形成硅锗层，最后再在 所述硅锗层表面形成硅层的填充方法，从而形成硅层、硅锗层和硅层多层堆 叠的沟道结构130，从而一方面可以提高后续形成的所述栅介质层142的质量， 另一方面可以进一步降低所述沟道结构130中硅锗层的厚度，减少硅锗层外 延生长过程中的缺陷。

如图7所示，在所述沟道结构130表面形成第一栅极结构140。

所述第一栅极结构140包括位于所述沟道结构130表面的栅介质层142， 以及位于所述栅介质层142表面的栅电极层141。

所述栅介质层142的材料可以是氧化硅或氧化铪等高k介质材料，所述 栅电极层141的材料可以是掺杂多晶硅、金属、金属硅化物或其他导电材料。 所述第一栅极结构140两侧的侧壁上还形成有侧墙结构150，所述侧墙结构 150为氧化硅层、氮化硅层或所述氧化硅层和氮化硅层两者构成的多层堆叠结 构。因为形成所述第一栅极结构140和侧墙结构150的工艺已为本领域技术 人员所熟知，在此不再详述。

需要说明的是，在所述NMOS晶体管的具体制作工艺中，所述NMOS晶 体管中源/漏区的碳化硅边缘距离第一栅极结构140的距离a以及所述NMOS 晶体管中沟道区内外延生长的沟道结构130底部离碳化硅层110底部的距离 b，可以根据所述NMOS晶体管的具体性能进行调整，从而增强所述NMOS 晶体管沟道区的拉伸应力，进而提高NMOS晶体管中沟道区的电子迁移率。

在所述第一栅极结构140两侧的碳化硅层110内形成源/漏区。

以所述第一栅极结构140为掩膜，对位于所述沟道结构130两侧的碳化 硅层110进行离子注入，形成NMOS晶体管的碳化硅源/漏区。

综上所述，本发明所提供的NMOS晶体管形成方法，采用先在半导体衬 底表面形成碳化硅层，然后再对所述碳化硅层进行刻蚀，在所述碳化硅层内 形成与NMOS晶体管沟道区所对应的第一凹槽，再对所述第一凹槽进行填充， 形成沟道结构的方法制作NMOS晶体管，替代了现有技术中先在所述半导体 衬底内形成与NMOS晶体管源/漏区相对应的凹槽，再对所述与NMOS晶体 管源/漏区相对应的凹槽进行碳化硅填充，形成源/漏区的方法制作NMOS晶 体管，从而避免了现有技术中在对与源/漏区所对应的凹槽进行碳化硅填充时， 碳化硅的选择性生长较为困难的问题。

进一步，本发明所提供的NMOS晶体管形成方法中，所述与沟道区所对 应的凹槽的剖面形状为Σ形，使所形成的NMOS晶体管的沟道结构的剖面形 状也为Σ形，从而使得所述NMOS晶体管中的源/漏区的剖面形状为反Σ形， 进而增强了所述NMOS晶体管中沟道区的拉伸应力，提高了所述NMOS晶体 管中的沟道区的电子迁移率。

本发明还提供了一种利用上述NMOS晶体管形成方法制作的NMOS晶体 管，包括：半导体衬底；位于所述半导体衬底表面的碳化硅层；位于所述碳 化硅层内的沟道结构；位于所述沟道结构表面的第一栅极结构；位于所述第 一栅极结构两侧的碳化硅层内的源/漏区。

所述半导体衬底为硅衬底、硅锗衬底、绝缘体上硅衬底、绝缘体上锗衬 底其中的一种。在本实施例中，所述半导体衬底为硅衬底，所述硅衬底的晶 向为<110>或<100>。本领域的技术人员可以根据待形成的半导体器件性能选 择所述半导体衬底的类型，因此所述半导体衬底100的类型不应过分限制本 发明的保护范围。

所述碳化硅层的厚度范围为200埃-800埃。其中，所述碳化硅层的厚度 大于或等于后续形成的沟道结构的厚度，从而可以使得所述沟道结构周围的 位置都具有碳化硅，进而提高NMOS晶体管沟道区的拉伸应力。其中，所述 碳化硅层中碳的原子百分比含量为1%~3%。需要说明的是，所述碳化硅层不 同高度的碳的含量可以相同，也可以不同。在本发明实施例中，所述碳化硅 层中的碳的含量相同，从而降低工艺成本。

本发明实施例中所述沟道结构为硅层、或硅锗层、或硅层和硅锗层的堆 叠结构、或硅层、硅锗层和硅层的堆叠结构，且所述沟道结构的剖面形状为 Σ形，从而使得所述NMOS晶体管中位于沟道区两侧的源/漏区的剖面形状为 反Σ形。由于NMOS晶体管中的载流子为电子，而拉应力有助于提高电子的 迁移率，因此，本发明实施例中，位于所述NMOS晶体管源/漏极区的反Σ形 状的碳化硅层，有助于增强所述NMOS晶体管中沟道区的拉应力，从而提高 所述NMOS晶体管中沟道区的电子迁移率。

实施例二

本发明实施例提供了一种包括实施例一中所提供的NMOS晶体管的 CMOS晶体管。如图8所示，所述CMOS晶体管的形成方法包括：

步骤201：如图9所示，提供半导体衬底200。

步骤202：如图10所示，在所述半导体衬底表面形成碳化硅层210。

在本发明一实施例中，形成所述碳化硅层210的工艺具体包括：在所述 半导体衬底200表面，利用外延工艺或化学气相沉积工艺形成碳化硅层210。 其中，硅源气体为DCS(SiH₂Cl₂)或SiH₄或Si₂H₆；碳源气体为C₂H₄或CH₃SiH₃。

在另一个实施例中，形成所述碳化硅层210的工艺具体包括：提供半导 体衬底200和碳化硅衬底（未图示），对所述碳化硅衬底的表面进行离子注入， 所述注入的离子为氢离子或稀有气体离子，所述离子注入的深度与待形成的 碳化硅层210的厚度相对应；将所述半导体衬底200表面和碳化硅衬底注入 离子的表面相对放置并施加压力使得所述半导体衬底200和碳化硅衬底发生 粘合；对所述碳化硅衬底、半导体衬底200进行退火处理，使得在所述碳化 硅衬底内离子注入对应的深度位置发生开裂，所述碳化硅衬底分为两个部分， 其中一个部分与半导体衬底200相粘结，在所述半导体衬底200表面形成碳 化硅层210。

在另一个实施例中，当所述半导体衬底200为硅衬底或绝缘体上硅衬底， 形成所述碳化硅层210的工艺具体包括：在所述半导体衬底200表面进行碳 离子注入，所述半导体衬底200靠近表面的部分形成碳化硅层110。

本发明实施例中，所述碳化硅层210的厚度范围为200埃-800埃。其中， 所述碳化硅层210的厚度大于或等于后续形成的沟道结构214的厚度，从而 可以使得所述沟道结构214周围的位置都具有碳化硅，进而提高NMOS晶体 管沟道区的拉伸应力。其中，所述碳化硅层210中碳的原子百分比含量为 1%~3%。需要说明的是，所述碳化硅层210不同高度的碳的含量可以相同， 也可以不同。在本发明实施例中，所述碳化硅层210中的碳的含量相同，从 而降低工艺成本。

步骤203：如图11所示，在所述半导体衬底200和碳化硅层210内形成 浅沟槽隔离结构211，所述浅沟槽隔离结构211贯穿所述碳化硅层210，并嵌 入到所述半导体衬底200内，将所述半导体衬底200和碳化硅层210分为用 于形成NMOS晶体管的区域A和用于形成PMOS晶体管的区域B两部分。 所述浅沟槽隔离结构211的具体形成工艺为本领域技术人员的公知技术，在 此不再赘述。

步骤204：如图12所示，去除所述区域B内半导体衬底200表面的碳化 硅层210，并在所述区域B内的半导体衬底200表面形成附加衬底212，以保 证所述区域B内的附加衬底212表面与所述区域A内的碳化硅层210表面平 齐。

去除所述区域B内半导体衬底200表面的碳化硅层210的工艺可以为湿 法刻蚀，也可以为干法刻蚀，如反应离子刻蚀。

所述附加衬底212的材料可以为单晶硅，也可以为硅锗。但是，如果在 所述半导体衬底200表面进行单纯的硅锗外延工艺，由于所述硅锗层的厚度 较大时，所述硅锗层在外延生长的过程中会产生很多缺陷。因此，当所述附 加衬底212的材料为硅锗时，可以先在所述半导体衬底200表面外延硅层， 然后再在所述硅层表面外延硅锗层，从而形成硅层和硅锗层堆叠的附加衬底 212，从而降低所述附加衬底212中硅锗层的厚度，减少硅锗层外延生长过程 中的缺陷。

另外，为了进一步降低所述附加衬底212中硅锗层的厚度，减少硅锗层 外延生长过程中的缺陷，还可以在所述半导体衬底200表面依次外延硅层、 硅锗层和硅层，从而形成硅层、硅锗层和硅层多层堆叠的附加衬底212。

需要说明的是，在对所述区域B内的碳化硅层210进行刻蚀时，需要在 所述述区域A内的碳化硅层210表面形成掩膜层，以避免对所述区域A内的 碳化硅层210造成损伤。

步骤205：如图13所示，在所述区域A内的碳化硅层210内形成第一凹 槽213。

本发明实施例中所述第一凹槽213的剖面形状为Σ形，其具体形成工艺 为：在所述碳化硅层210表面形成掩膜层，所述掩膜层中具有暴露所述碳化 硅层210表面的开口，然后以所述掩膜层为掩膜，对所述碳化硅层210进行 刻蚀，形成与NMOS晶体管中沟道区相对应的第一凹槽213。其中，所述刻 蚀工艺可以为干法刻蚀工艺，也可以为湿法刻蚀工艺，也可以为干法刻蚀、 湿法刻蚀的混合工艺。

需要说明的是，所述步骤204中去除所述区域B内半导体衬底200表面 的碳化硅层210的过程与所述步骤205中在所述区域A内碳化硅层210里形 成第一凹槽212的过程可以在同一步骤中进行，即先在所述碳化硅层210表 面与区域A内NMOS晶体管源/漏区所对应的区域形成掩膜层，然后再对所述 区域B内半导体衬底200表面上的碳化硅层210和将形成所述第一凹槽213 内碳化层210同时进行刻蚀，从而在去除所述区域B内半导体衬底200表面 的碳化硅层210的同时，形成所述区域A碳化硅层210里的第一凹槽213。 其中，在所述碳化硅层210表面与区域A内NMOS晶体管源/漏区相对应的区 域形成掩膜层的目的是：为了避免在去除所述区域B内半导体衬底200表面 的碳化硅层210和形成所述区域A内碳化硅层210里第一凹槽213的过程中， 对所述区域A内与NMOS晶体管源/漏区所对应的碳化层210造成损伤。

步骤206：如图14所示，填充所述第一凹槽213，形成沟道结构214。

利用选择性外延工艺对所述第一凹槽213进行填充，形成沟道结构214。 在本发明实施例中，所述沟道结构214可以为单晶硅层，为了提高NMOS晶 体管沟道区的应力，所述沟道结构214的材料也可以为硅锗。

但是，如果对所述第一凹槽213进行单纯的硅锗外延工艺，由于碳和锗 的晶格常数相差较大，会导致碳化硅层210与硅锗层之间的晶格失配较大， 从而导致所述NMOS晶体管中沟道区的漏电流较大。而且当所述硅锗层的厚 度较大时，所述硅锗层在外延生长的过程中会产生很多缺陷。又因为硅的晶 格常数介于碳和锗之间，因此，当所述沟道结构214的材料为硅锗时，在对 所述第一凹槽213进行填充的过程中，可以先在所述第一凹槽213的表面形 成硅层，然后再在所述硅层的表面形成硅锗层，从而形成硅层和硅锗层堆叠 的沟道结构214，这样一方面可以缓解由于碳和锗之间的晶格常数相差过大， 而引起的NMOS晶体管沟道区漏电流较大的问题，另一方面可以降低所述沟 道结构214中硅锗层的厚度，减少硅锗层外延生长过程中的缺陷。

另外，在后续的制作过程中，所述沟道结构214表面会进一步形成第一 栅极结构215，而所述第一栅极结构215包括栅电极层和栅介质层两部分，其 中，所述栅介质层的材料多为硅，由于硅和硅锗的功函数不一样，如果直接 在硅锗层表面形成第一栅极结构215，不仅会降低所述栅介质层的质量，导致 所述栅介质层容易被击穿，而且需要克服所述第一栅极结构215的功函数调 节问题。

因此，在对所述第一凹槽213进行填充的过程中，还可以采用先在所述 第一凹槽213表面形成硅层，然后再在所述硅层表面形成硅锗层，最后再在 所述硅锗层表面形成硅层的填充方法，从而形成硅层、硅锗层和硅层多层堆 叠的沟道结构214，从而一方面可以提高后续形成的所述栅介质层的质量，另 一方面可以进一步降低所述沟道结构214中硅锗层的厚度，减少硅锗层外延 生长过程中的缺陷。

步骤207：如图15所示，在所述沟道结构214表面形成第一栅极结构215。 所述第一栅极结构215包括位于所述沟道结构表面的栅介质层，以及位于所 述栅介质层表面的栅电极层，而且所述第一栅极结构215两侧的侧壁上还形 成有侧墙结构216。

所述栅介质层的材料可以是氧化硅或氧化铪等高k介质材料，所述栅电 极层的材料可以是掺杂多晶硅、金属、金属硅化物或其他导电材料。所述第 一栅极结构215两侧的侧壁上还形成有侧墙结构216，所述侧墙结构216为氧 化硅层、氮化硅层或所述氧化硅层和氮化硅层两者构成的多层堆叠结构。因 为形成所述第一栅极结构215和侧墙结构216的工艺已为本领域技术人员所 熟知，在此不再详述。

需要说明的是，在所述NMOS晶体管的具体制作工艺中，所述NMOS晶 体管中源/漏区的碳化硅边缘距离第一栅极结构215的距离a以及所述NMOS 晶体管中沟道区内外延生长的沟道结构214底部离碳化硅层210底部的距离 b，可以根据所述NMOS晶体管的具体性能进行调整，从而增强所述NMOS 晶体管沟道区的拉伸应力，进而提高NMOS晶体管中沟道区的电子迁移率。

步骤208：在所述第一栅极结构215两侧的碳化硅层210内形成源/漏区。 以所述第一栅极结构215为掩膜，对位于所述沟道结构215两侧的碳化硅层 210进行离子注入，形成NMOS晶体管的碳化硅源/漏区。

步骤209：如图16所示，在所述区域B内的附加衬底212上形成第二栅 极结构217。所述第二栅极结构217包括位于所述附加衬底212表面的栅介质 层，以及位于所述栅介质层表面的栅电极层，而且所述第二栅极结构217两 侧的侧壁上还形成有侧墙结构218。

步骤210：如图17所示，在所述区域B内第二栅极结构217两侧的附加 衬底212内形成第二凹槽219，并对所述第二凹槽219进行填充，形成PMOS 晶体管的源/漏极。

本发明所提供的CMOS晶体管形成方法，采用先在半导体衬底表面生长 碳化硅层，然后再对所述碳化硅层进行刻蚀，在所述碳化硅层内形成与NMOS 晶体管内沟道区所对应的第一凹槽，再对所述第一凹槽进行填充，形成沟道 结构的方法制作NMOS晶体管，替代了现有技术中先在所述半导体衬底内形 成与源/漏区相对应的凹槽，再对与源/漏区所对应的凹槽进行碳化硅填充，形 成源/漏区的方法制作NMOS晶体管，从而避免了现有技术中在对与源/漏区 所对应的凹槽进行碳化硅填充时，碳化硅的选择性生长较为困难的问题，进 而降低了CMOS晶体管制作的工艺难度。

进一步，本发明所提供的CMOS晶体管形成方法中，所述与NMOS晶体 管沟道区相对应的第一凹槽的剖面形状为Σ形，使所形成的NMOS晶体管的 沟道结构的剖面形状也为Σ形，从而使得所述CMOS晶体管中NMOS晶体管 的源/漏区的剖面形状为反Σ形，进而增强了所述NMOS晶体管中沟道区的拉 伸应力，提高了所述NMOS晶体管中的沟道区的电子迁移率，最终提高了所 述CMOS晶体管的载流子迁移率。

本发明虽然已以较佳实施例公开如上，但其并不是用来限定本发明，任 何本领域技术人员在不脱离本发明的精神和范围内，都可以利用上述揭示的 方法和技术内容对本发明技术方案做出可能的变动和修改，因此，凡是未脱 离本发明技术方案的内容，依据本发明的技术实质对以上实施例所作的任何 简单修改、等同变化及修饰，均属于本发明技术方案的保护范围。