具有气隙沟槽隔离区的集成电路结构和相关设计结构

摘要

本发明涉及具有气隙沟槽隔离区的集成电路结构和相关设计结构。一种形成集成电路结构的方法包括：形成延伸穿过浅沟槽隔离区（STI）并进入衬底中的通气过孔；选择性地去除所述通气过孔的底部处的所述衬底的暴露部分，以在所述衬底内形成开口，其中所述衬底内的所述开口邻接所述STI的底面或侧壁中的至少一者；以及密封所述通气过孔以在所述衬底内的所述开口中形成气隙。

说明书

技术领域

本文中公开的主题涉及具有气隙（air-gap）沟槽隔离区（isolation）的集成电路结构以及相关的设计结构。更具体地说，本文中公开的主题涉及具有气隙沟槽隔离区的集成电路结构、形成此结构的方法以及关联的设计结构。

背景技术

随着集成电路的尺寸的持续减小，在这些器件中实现工作组件的有效隔离变得更加困难。尤其是在晶体管结构的情况下，设计要求需要有效地隔离工作组件以降低诸如寄生耦合和不利的高功耗的负面影响。

发明内容

公开了一种形成集成电路结构的方法。所述方法包括：形成延伸穿过浅沟槽隔离区（STI）并进入衬底中的通气过孔（vent via）；选择性地去除所述通气过孔的底部处的所述衬底的暴露部分，以在所述衬底内形成开口，其中所述衬底内的所述开口邻接所述STI的底面或侧壁中的至少一者；以及密封所述通气过孔以在所述衬底内的所述开口中形成气隙。

第一方面包括一种形成集成电路结构的方法，所述方法包括：形成延伸穿过浅沟槽隔离区（STI）并进入衬底中的通气过孔；选择性地去除所述通气过孔的底部处的所述衬底的暴露部分，以在所述衬底内形成开口，其中所述衬底内的所述开口邻接所述STI的底面或侧壁中的至少一者；以及密封所述通气过孔以在所述衬底内的所述开口中形成气隙。

第二方面包括一种晶体管结构，所述晶体管结构具有：衬底；位于所述衬底内的浅沟槽隔离区（STI）；覆盖所述STI的基极区；通过所述衬底与所述基极区分隔的集电极区；位于所述衬底内的气隙区，所述气隙区邻接所述STI的下表面或所述STI的侧壁中的至少一者；以及密封所述气隙区的覆盖层（cap layer）。

第三方面包括一种用于设计、制造或测试半导体器件的在机器可读存储介质中有形地体现的设计结构，所述设计结构具有晶体管结构，所述晶体管结构包括：衬底；位于所述衬底内的浅沟槽隔离区（STI）；覆盖所述STI的基极区；通过所述衬底与所述基极区分隔的集电极区；位于所述衬底内的气隙区，所述气隙区邻接所述STI的下表面或所述STI的侧壁中的至少一者；以及密封所述气隙区的覆盖层。

附图说明

通过下面结合附图给出的对本发明各方面的详细描述，本发明的这些和其他特征将变得更容易理解，所述附图示出本发明的各种实施例，其中：

图1示出根据各种实施例正经历处理的集成电路结构的横截面图；

图2示出根据各种实施例正经历处理的集成电路结构的横截面图；

图3示出根据各种实施例正经历处理的集成电路结构的横截面图；

图4示出根据各种实施例正经历处理的集成电路结构的横截面图；

图5示出根据各种实施例的集成电路结构的横截面图；

图6示出根据各种备选实施例的集成电路结构的横截面图；

图7-11示出根据本发明的各种备选实施例的集成电路结构的横截面图；以及

图12示出根据各种实施例的设计流程图。

注意，本发明的附图并未必按比例绘制。所述附图旨在仅示出本发明的典型方面，因此不能被视为限制本发明的范围。在附图中，各图之间相同的标号表示相同的部件。

具体实施方式

如在本文中描述的那样，公开的主题涉及具有气隙沟槽隔离区的集成电路结构。更具体地说，本文中公开的主题涉及具有气隙沟槽隔离区的集成电路结构以及形成此结构的方法。

随着集成电路的尺寸的持续减小，在这些器件中实现工作组件的有效隔离变得更加困难。尤其是在晶体管结构的情况下，设计要求需要有效地隔离工作组件以降低诸如寄生耦合和不利的高功耗的负面影响。如本文中描述的那样，本发明的各方面提供形成具有有效隔离区的结构的方法以及如此形成的结构。

第一方面包括一种形成集成电路结构的方法，所述方法包括：形成延伸穿过浅沟槽隔离区（STI）并进入衬底中的通气过孔；选择性地去除所述通气过孔的底部处的所述衬底的暴露部分，以在所述衬底内形成开口，其中所述衬底内的所述开口邻接所述STI的底面或侧壁中的至少一者；以及密封所述通气过孔以在所述衬底内的所述开口中形成气隙。

第二方面包括一种晶体管结构，所述晶体管结构具有：衬底；位于所述衬底内的浅沟槽隔离区（STI）；覆盖所述STI的基极区；通过所述衬底与所述基极区分隔的集电极区；位于所述衬底内的气隙区，所述气隙区邻接所述STI的下表面或所述STI的侧壁中的至少一者；以及密封所述气隙区的覆盖层。

第三方面包括一种用于设计、制造或测试半导体器件的在机器可读存储介质中有形地体现的设计结构，所述设计结构具有晶体管结构，所述晶体管结构包括：衬底；位于所述衬底内的浅沟槽隔离区（STI）；覆盖所述STI的基极区；通过所述衬底与所述基极区分隔的集电极区；位于所述衬底内的气隙区，所述气隙区邻接所述STI的下表面或所述STI的侧壁中的至少一者；以及密封所述气隙区的覆盖层。

如在此使用的那样，术语“沉积”可以包括适合于待沉积材料的任何现在已知或将来开发的技术，其中包括但不限于例如化学气相沉积（CVD）、低压CVD（LPCVD）、等离子体增强CVD（PECVD）、减压（sub-atmosphere）CVD（SACVD）、高密度等离子体CVD（HDPCVD）、快速热CVD（RTCVD）、超高真空CVD（UHVCVD）、有限反应处理CVD（LRPCVD）、有机金属CVD（MOCVD）、溅射沉积、离子束沉积、电子束沉积、激光辅助沉积、热氧化、热氮化、旋涂法、物理气相沉积（PVD）、原子层沉积（ALD）、化学氧化、分子束外延（MBE）、电镀、蒸发。

现在参考附图，图1示出根据本发明的一个实施例的前体（precursor）半导体结构的横截面图。该前体半导体结构可以包括衬底2。衬底2可以包括一种或多种材料，例如硅、锗、硅锗、碳化硅、石墨烯以及基本由一种或多种III-V化合物半导体组成的材料，这些III-V化合物半导体的成分由分子式Al_X1Ga_X2In_X3As_Y1P_Y2N_Y3Sb_Y4定义，其中X1、X2、X3、Y1、Y2、Y3和Y4表示相对比例，每项大于或等于零，并且X1+X2+X3+Y1+Y2+Y3+Y4=1（1是总相对摩尔量）。其他适当的衬底包括具有成分Zn_A1Cd_A2Se_B1Te_B2的II-VI化合物半导体，其中A1、A2、B1和B2是相对比例，每项大于或等于零，并且A1+A2+B1+B2=1（1是总摩尔量）。此外，部分或整个半导体衬底可发生应变。例如，衬底2可发生应变。在一个实施例中，衬底2是基于硅的。在另一实施例中，衬底2包括绝缘体上半导体衬底，例如被接合到诸如蓝宝石、石英或氧化物的绝缘体上的硅；或者硅/二氧化硅/硅层状结构。

前体集成电路结构可以还包括位于衬底2内的浅沟槽隔离区（STI）4。STI4可以包括可用作根据本发明的各种实施例形成的气隙的位置的下表面42以及至少一个侧壁44。STI4可以根据例如构图、沉积、外延生长等的任何常规方法形成于衬底2内。在STI4和衬底2上覆有诸如多晶硅的半导体层6，半导体层6可在形成STI4之后沉积在STI4和衬底2之上。

图2示例出根据本发明的各种实施例的工艺，此工艺包括将通气过孔8形成为穿过STI4并进入下伏的（underlying）衬底2中。在某些情况下，可以通过例如使用本文中描述的和/或所属领域公知的任何常规掩蔽和蚀刻工艺来掩蔽和蚀刻穿过部分STI4，形成通气过孔8。在某些情况下，可使用反应离子蚀刻（RIE）来进行蚀刻。通气过孔8可被形成为接触STI4下方的衬底2的上表面10，或者通气过孔8可被形成到上表面10下方的位置。

图3示例出根据本发明的各种实施例的另一工艺（可选工艺），此可选工艺包括沿通气过孔8的侧壁14形成衬里（liner）12。在某些情况下，衬里12选择性地沿通气过孔8的侧壁14形成（例如，通过此处描述的和/或所属领域公知的选择性沉积技术）。衬里12可在后续处理步骤中用作蚀刻停止层。形成衬里12之后，衬底2的部分16在通气过孔8的底部处保持暴露。

在各种实施例中，衬里层12可由诸如CVD SiO2的氧化物形成，并且可选择性地使用间隔物（spacer）沉积蚀刻工艺沿通气过孔8的侧壁14沉积，从而去除通气过孔底部16的氧化物。衬里层12可形成为通气过孔8的侧壁14上的间隔物，例如通过以通气过孔8的宽度的10-30%的量级沉积薄氧化物层，并使用定向蚀刻对氧化物进行等离子体回蚀刻，这会从平坦表面（即，通气过孔8的底部和更平面的顶层）去除氧化物，但保留通气过孔8的侧壁上的氧化物（衬里层12）。在一个实施例中，衬里层12可使用包括原子层沉积（ALD）、化学气相沉积（CVD）或热氧化沉积的至少一种沉积技术沿侧壁14形成。在另一实施例中，衬里层12的前体版（籽晶（seed））可以在通气过孔8内外延生长以形成衬里层12。形成衬里层12之后，可通过此处描述的和/或所属领域公知的任何常规沉积技术形成填充材料（例如，多晶硅、多晶锗、钨等）。在某些情况下，衬里层12可沿通气过孔8的下表面16形成，但是，在其他情况下，衬里层12可以仅形成于通气过孔8的侧壁14之上。

图4示例出根据本发明的各种实施例的另一工艺，此工艺包括选择性地去除通气过孔8的底部处的衬底2的暴露部分16（图3），从而在衬底2内形成开口18。可使用所属领域公知和/或在此描述的一种或多种选择性蚀刻技术选择性地去除衬底2。例如，在某些实施例中，衬底2可以选择性地使用RIE工艺去除。

图5示出根据本发明的各种实施例在附加工艺结束之后形成的晶体管结构17。这些工艺之一包括密封通气过孔8以在衬底2内的开口18中形成气隙20。可通过在通气过孔8之上沉积覆盖层22来密封通气过孔8。在某些情况下，覆盖层22可以包括：a)二氧化硅（SiO2）、磷硅酸盐玻璃（PSG）、硼磷硅酸盐玻璃（BPSG）等的层，并且可以形成为单层或多层以夹断通气过孔8的开口；以及b)位于顶上的氮化硅（SiN）层以提供气密密封。然而，覆盖层22可由任何能够在气隙20和通气过孔8中提供基本气密密封的材料形成。应理解，也可以包括覆盖STI4的氮化硅层（未示出），从而在通气过孔8与位于STI4表面之上的区域之间提供阻挡层。在某些情况下，该氮化硅层的厚度可为约25-100纳米，在一个特定实施例中，其厚度可为约50纳米。

覆盖层22可通过此处描述和/或所属领域公知的任何常规沉积法形成。在某些情况下，如图所示，覆盖层22可形成在通气过孔8的底部处，以便密封通气过孔8的底部处的气隙20。这可被执行作为在STI4的（位于通气过孔8上方的）表面上形成覆盖层122的替代，也可以被执行作为在STI4的表面上形成覆盖层22的补充。

并且，如图5所示，在形成覆盖层33之后，形成基极区24和发射极区26。基极区和发射极区26可使用所属领域公知的常规工艺形成。图5所示的晶体管结构17包括位于衬底2内的气隙20。在某些情况下，气隙20可以主要位于衬底2内，在某些实施例中，气隙20可以完全位于衬底2内。在某些实施例中，晶体管结构17为异质结双极晶体管（HBT）结构。

现在参考图6，示出了根据本发明的各种实施例的HBT结构25的备选实施例。在这种情况下，HBT结构25包括位于衬底2内的嵌入式气隙28，其中嵌入式气隙28被设置为沿着STI4的侧壁。在这种情况下，可通过增加衬底2的蚀刻时间和/或将通气过孔8移至与STI4的侧壁完全相交来形成嵌入式气隙28。

应理解，在某些情况下，气隙20（或嵌入式气隙28）可在形成基极24和/或发射极26之前形成。但是，在其他情况下，气隙20（或嵌入式气隙28）可在形成基极24和发射极26之后形成。

在各种其他实施例中，如参考图7-11描述的那样，可在完成STI4之前形成一个或多个气隙20（或嵌入式气隙28）。也就是说，气隙20（或28）可在填充STI4之前形成。

现在参考图7，示出了根据本发明的各种实施例的前体集成电路结构的备选实施例的横截面图。此结构可以包括在本文其他实施例中示出和描述的衬底2。在衬底2内具有沟槽30，此沟槽可例如通过对衬底2进行掩蔽和蚀刻而形成为任何常规凹槽。在衬底2（包括沟槽30）之上，可通过低压CVD形成热氧化层32。

在形成热氧化层32之后，如图8所示，可将通气过孔38形成为穿过热氧化层32并进入衬底2中。通气过孔38可通过常规蚀刻技术（例如，选择性蚀刻技术）形成。

在打开通气过孔38之后，如图8所示，工艺可以包括继续蚀刻到衬底2中以在衬底2内形成嵌入式气隙40。更具体地说，工艺可以包括继续蚀刻衬底2以形成邻近沟槽30的下表面42和/或侧壁44（它们稍后形成STI的下表面和/或侧壁）的嵌入式气隙40。

现在参考图9，工艺的另一部分可包括在热氧化层32之上形成覆盖层（例如，介电膜）46，从而基本密封通气过孔38和嵌入式气隙40。也就是说，覆盖层（例如，介电膜）46可以在通气过孔38和嵌入式气隙40之上提供基本气密的密封，以便气囊保留在覆盖层46之下。在各种实施例中，覆盖层46可通过诸如等离子增强CVD工艺或选择性CVD工艺的化学气相沉积（CVD）形成于热氧化层32之上。

在形成覆盖层46之后，在图10中，可在覆盖层46之上形成等离子体氧化物层48。在某些情况下，等离子体氧化物层48可以包括高密度等离子体氧化物填料，此填料直接沉积在覆盖层46之上。

现在参考图11，在形成等离子体氧化物层48之后，工艺可以包括对等离子体氧化物层48进行平面化以形成基本平面的上表面50。可根据任何常规技术，例如，化学机械平面化（CMP），来进行平面化。应理解，对等离子体氧化物层48进行平面化可完成在器件中形成浅沟槽隔离区（STI）4。还应理解，图11的结构可以是晶体管结构（例如，图6的晶体管结构17）的一部分，该晶体管结构包括覆盖STI4的基极区以及覆盖衬底2的一部分的发射极区。

此外，晶体管结构17、25可以包括一组气隙20（和/或26），这些气隙可基本被诸如空气的气体填充。气隙20、26可被设置为沿着STI4的外围。在某些实施例中，气隙20、26可由选择性地被衬里层（例如，氧化物）加衬的沟槽形成。在某些情况下，在密封STI4（包括密封通气过孔（例如，通气过孔8））之后，氧化物可沿沟槽侧壁保留。

在某些实施例中，一组气隙20、28和/或40可围绕STI4的一部分形成基本连续的周边。在其他实施例中，一组气隙20、26沿晶体管结构的一部分间断排列设置。在某些实施例中，气隙20、28和/或40可在衬底2的下表面（例如，下表面10）下方延伸约3-13微米，在一个特定实施例中，气隙20、28和/或40可在表面10下方延伸约8微米。气隙20、28和/或40可具有约0.1至0.5微米的宽度，在一个特定实施例中，气隙20、28和/或40可具有0.3微米的宽度。在晶体管结构包括HBT结构（例如，HBT晶体管结构17）的情况下，一个或多个气隙10可位于基极区24与发射极区26之间。

如此处所示和描述的那样，一个或多个气隙20、28和/或40可以包括球状的、倒圆的或其他形式扩展的端部（例如，气隙20）。例如，在一个实施例中，气隙20可以包括位于衬底2的下表面10下方的球状的、倒圆的或其他形式扩展的部分。

图12示出了例如在半导体IC逻辑设计、仿真、测试、布图和制造中使用的示例性设计流程900的方块图。设计流程900包括用于处理设计结构或器件以产生上述以及图5-6和11中示出的设计结构和/或器件的逻辑上或其他功能上等效表示的过程、机器和/或机制。由设计流程900处理和/或产生的设计结构可以在机器可读传输或存储介质上被编码以包括数据和/或指令，所述数据和/或指令在数据处理系统上执行或以其他方式处理时，产生硬件组件、电路、器件或系统的逻辑上、结构上、机械上或其他功能上的等效表示。机器包括但不限于用于IC设计过程（例如设计、制造或仿真电路、组件、器件或系统）的任何机器。例如，机器可以包括：用于产生掩模的光刻机、机器和/或设备（例如电子束直写仪）、用于仿真设计结构的计算机或设备、用于制造或测试过程的任何装置，或用于将所述设计结构的功能上的等效表示编程到任何介质中的任何机器（例如，用于对可编程门阵列进行编程的机器）。

设计流程900可随被设计的表示类型而不同。例如，用于构建专用IC（ASIC）的设计流程900可能不同于用于设计标准组件的设计流程900，或不同于用于将设计实例化到可编程阵列（例如可编程门阵列（PGA）或现场可编程门阵列（FPGA））中的设计流程900。

图12示出了多个此类设计结构，其中包括优选地由设计过程910处理的输入设计结构920。设计结构920可以是由设计过程910生成和处理以产生硬件器件的逻辑上等效的功能表示的逻辑仿真设计结构。设计结构920还可以或备选地包括数据和/或程序指令，所述数据和/或程序指令由设计过程910处理时，生成硬件器件的物理结构的功能表示。无论表示功能和/或结构设计特性，均可以使用例如由核心开发人员/设计人员实施的电子计算机辅助设计（ECAD）生成设计结构920。当编码在机器可读数据传输、门阵列或存储介质上时，设计结构920可以由设计过程910内的一个或多个硬件和/或软件模块访问和处理以仿真或以其他方式在功能上表示例如图5-6和11中示出的那些电子组件、电路、电子或逻辑模块、装置、器件或系统。因此，设计结构920可以包括文件或其他数据结构，其中包括人类和/或机器可读源代码、编译结构和计算机可执行代码结构，当所述文件或其他数据结构由设计或仿真数据处理系统处理时，在功能上仿真或以其他方式表示电路或其他级别的硬件逻辑设计。此类数据结构可以包括硬件描述语言（HDL）设计实体或遵循和/或兼容低级HDL设计语言（例如Verilog和VHDL）和/或高级设计语言（例如C或C++）的其他数据结构。

设计过程910优选地采用和结合硬件和/或软件模块，所述模块用于合成、转换或以其他方式处理图5-6和11中示出的组件、电路、器件或逻辑结构的设计/仿真功能等价物以生成可以包含设计结构（例如设计结构920）的网表980。网表980例如可以包括编译或以其他方式处理的数据结构，所述数据结构表示描述与集成电路设计中的其他元件和电路的连接的线缆、分离组件、逻辑门、控制电路、I/O设备、模型等的列表。网表980可以使用迭代过程合成，其中网表980被重新合成一次或多次，具体取决于器件的设计规范和参数。对于在此所述的其他设计结构类型，网表980可以记录在机器可读数据存储介质上或编程到可编程门阵列中。所述介质可以是非易失性存储介质，例如磁或光盘驱动器、可编程门阵列、压缩闪存或其他闪存。此外或备选地，所述介质可以是可在其上经由因特网或其他适合联网手段传输和中间存储数据分组的系统或高速缓冲存储器、缓冲器空间或导电或光导器件和材料。

设计过程910可以包括用于处理包括网表980在内的各种输入数据结构类型的硬件和软件模块。此类数据结构类型例如可以驻留在库元件930内并包括一组常用元件、电路和器件，其中包括给定制造技术（例如，不同的技术节点，32纳米、45纳米、90纳米等）的模型、布图和符号表示。所述数据结构类型还可包括设计规范940、特征数据950、检验数据960、设计规则970和测试数据文件985，它们可以包括输入测试模式、输出测试结果和其他测试信息。设计过程910还可例如包括标准机械设计过程，例如用于诸如铸造、成型和模压成形等操作的应力分析、热分析、机械事件仿真、过程仿真。机械设计领域的技术人员可以在不偏离本发明的范围和精神的情况下理解在设计过程910中使用的可能机械设计工具和应用的范围。设计过程910还可包括用于执行诸如定时分析、检验、设计规则检查、放置和路由操作的标准电路设计过程的模块。

设计过程910采用和结合逻辑和物理设计工具（例如HDL编译器）以及仿真建模工具以便与任何其他机械设计或数据（如果适用）一起处理设计结构920连同示出的部分或全部支持数据结构，从而生成第二设计结构990。设计结构990以用于机械设备和结构的数据交换的数据格式（例如以IGES、DXF、Parasolid XT、JT、DRC或任何其他用于存储或呈现此类机械设计结构的适合格式）驻留在存储介质或可编程门阵列上。类似于设计结构920，设计结构990优选地包括一个或多个文件、数据结构或其他计算机编码的数据或指令，它们驻留在传输或数据存储介质上，并且由ECAD系统处理时生成图5-6和11中示出的本发明的一个或多个实施例的逻辑上或以其他方式在功能上等效的形式。在一个实施例中，设计结构990可以包括在功能上仿真图5-6和11中示出的器件的编译后的可执行HDL仿真模型。

设计结构990还可以采用用于集成电路的布图数据交换的数据格式和/或符号数据格式（例如以GDSII（GDS2）、GL1、OASIS、图文件或任何其他用于存储此类设计数据结构的适合格式存储的信息）。设计结构990可以包括信息，例如符号数据、图文件、测试数据文件、设计内容文件、制造数据、布图参数、线缆、金属级别、通孔、形状、用于在整个生产线中路由的数据，以及制造商或其他设计人员/开发人员制造上述以及图5-6和11中示出的器件或结构所需的任何其他数据。设计结构990然后可以继续到阶段995，例如，在阶段995，设计结构990：继续到流片（tape-out），被发布到制造公司、被发布到掩模室（mask house）、被发送到其他设计室，被发回给客户等。

如上所述的电路是集成电路芯片设计的一部分。所述芯片设计以图形计算机编程语言创建，并存储在计算机存储介质（例如，磁盘、磁带、物理硬盘驱动器、或诸如存储访问网络中的虚拟硬盘驱动器）中。如果设计人员不制造芯片或不制造用于制造芯片的光刻掩模，设计人员会通过物理手段（例如，提供存储该设计的存储介质副本）或以电子方式（例如，通过因特网）直接或间接地将所产生的设计发送到这些实体。然后将存储的设计转换为用于制造光刻掩模的适当格式（例如，GDSII），这些掩模典型地包括所关注的要形成于晶片上的芯片设计的多个副本。光刻掩模用于定义要蚀刻或以其他方式处理的晶片区域（和/或其上的层）。

上述方法用于集成电路芯片制造。制造者可以以原始晶片形式（即，作为具有多个未封装芯片的单晶片）、作为裸小片或以封装的形式分发所得到的集成电路芯片。在后者的情况中，以单芯片封装（例如，引线固定到母板的塑料载体或其他更高级别的载体）或多芯片封装（例如，具有一个或两个表面互连或掩埋互连的陶瓷载体）来安装芯片。在任何情况下，所述芯片然后都作为（a）中间产品（如母板）或（b）最终产品的一部分与其他芯片、分离电路元件和/或其他信号处理装置集成。最终产品可以是任何包括集成电路芯片的产品，范围从玩具和其他低端应用到具有显示器、键盘或其他输入设备及中央处理器的高级计算机产品。

在此使用的术语是仅仅用于描述具体实施例的目的，而不旨在限制本公开。在此使用的单数形式的“一”、“一个”和“该”旨在也包括复数形式，除非上下文中明确地另外指出。还应理解，在用于该说明书中时，术语“包括”和/或“包含”规定所述特征、整体、步骤、操作、元件和/或部件的存在，但不排除一个或多个其他特征、整体、步骤、操作、元件、部件和/或其组合的存在或附加。

本书面说明使用实例公开了本发明，其中包括最佳模式，同时还能使所属领域中的任何技术人员实施本发明，包括制造和使用任何设备或系统以及执行任何并入的方法。本发明的可专利的范围由权利要求定义，并且可以包括所属领域技术人员能够想到的其他实例。这些其他实例旨在也包括在权利要求的范围内，前提是它们的结构要素与权利要求的书面表述完全一致，或者它们所包括的等效结构要素与权利要求的书面表述无实质差异。