采用8T高性能单端口位单元的高性能双端口SARM架构

摘要

一种8T存储位单元(90)，其接收时钟信号(42)，读地址信号(40)和写地址信号(48)。读地址锁存/时钟电路(44)接收时钟信号(42)和读地址信号(40)，且在第一时钟周期状态(104)期间开始读操作。写地址触发/时钟电路(50’)接收时钟信号(42)和写地址信号(48)，且在第二时钟周期状态(110)期间开始写操作。反相器(92)接收并反相时钟信号(42)，并且将该反相时钟信号施加至写地址触发/时钟电路(50’)。读地址锁存/时钟电路(44)在第二时钟周期状态(106)期间开始读字线预充电操作，并在第一时钟周期状态(108)期间开始写字线预充电操作。写地址触发/时钟电路(50’)还包括自由自定时器(1oose self-timer)(154)，如果超过预定时间后时钟信号(142)还在持续，该自由自定时器结束写周期。

说明书

技术领域

本文描述的各种电路实施例通常涉及存储器架构以及用于访问存 储器架构的方法，并且更具体地涉及在静态随机存取存储器(SRAM) 中实现基本同步的读和写功能的方法和电路架构。

背景技术

在单个时钟周期内采用读和写功能访问存储器一直为用户所需。 过去，这一需求是通过在一个时钟周期内依次使用时钟上升沿和下降 沿来实现。该方式被称为“双端口功能”。它使得两倍于单端口存储 器的周期时间得以实现。然而，随着日益渐小拓扑结构所带来的时序 错配和较低工作电压会对双端口功能模式的工作性能造成限制。

采用异步功能是通过提供可用的异步内存信号而容许在给定时钟 周期内具有双端口功能。在嵌入式处理器电路所包括的存储器中可以 见到这方面的示例，例如构造于高性能RAM结构周围的编译器。引入 双沿法至少有助于克服一些性能限制。然而不考虑外部时钟的话，异 步特性能够以最快的速度为存储器设定时钟。因此，存储器容易发生 时序错配。这往往会导致电路制造中的产量损失。

一种使用28nm技术研发的8个晶体管(8T)位单元至少已经能 解决对于一些强大的，高性能的，双端口和单端口RAM的需求。该 8T位单元考虑到了单端口和双端口两种内存拓扑的功能。这样就有条 件设计一种具有在写操作之后进行读操作功能的双端口结构。虽然双 端口结构有助于改善性能局限性，但是它仍然不能实现在相同位单元 的同步读写操作。当访问存储阵列中的相同行时，还存在能导致功能 故障的潜在问题。

现在参照图1，显示了一种现有设计的8T位单元10的电路简图。 当然，可以理解，8T位单元10只是存储阵列上多数位单元中的一个。 位单元按行列排布，而且可以使用适当的行列地址信号及其相关的逻 辑电路，对每个位单元分别进行寻址。通常，位单元被排列为预定数 目的位单元可以被同时寻址，例如，从而以预定的量存储和传递信息， 诸如字节、字，或者类似物。

该8T位单元10中的6个晶体管用于写操作，而2个晶体管用于 高性能读操作。该8T单元具有交叉耦连的反相器12和14，它们通过 访问或通栅晶体管20和22分别连接到写位线16和18(WBIT和 )。反相器12具有连接于VCC和地之间的PMOS晶体管24和 NMOS晶体管26，并且反相器14同样具有连接于VCC和地之间的 PMOS晶体管28和NMOS晶体管30。反相器12的PMOS晶体管24 和NMOS晶体管26的栅极都连接在反相器14的PMOS晶体管24和 NMOS晶体管26之间。同样，反相器14的PMOS晶体管28和NMOS 晶体管30的栅极也都连接于反相器12的PMOS晶体管24和NMOS 晶体管26之间。由虚线圈32所包围的电路实质上是个6T位单元(不 包括被指定为写位线16和18的线，其在6T运行模式下也可用于读功 能)。在8T位单元中显示的NMOS晶体管34和36的堆栈37被连接 到反相器14的PMOS晶体管24和NMOS晶体管26间的节点与读位 输出线38(RBIT)之间。

在操作中，读地址信号(AR/EZR)被施加到读地址线40上，并 且同步于读地址锁存/时钟电路44的线42上的时钟信号。读控制信号 产生于读字线46(RWL)上。同样的，一个写地址信号(AW/EZW) 被施加于写地址线48上，并且同步于写地址锁存/时钟电路50的线42 上的时钟信号。写控制信号产生于写字线52(WWL)。

来自数据输入线54的要被写入存储单元10中的数据，经由数据 锁存/解码逻辑电路56，被施加到写位线16和18上。将从电路中读取 的输出在线38上通过检测逻辑和输出驱动电路58被检测，且被传递 给输出线60。

8T位单元10在作为拓扑的相同架构环境下执行读写操作，且在该 拓扑结构中能够执行双端口操作。在时钟的正相，分别根据位于读地 址线40和写地址线52上的读地址(AW/EZR)和写地址(AR/EZR) 的信号值，来激活并行的写字线和读字线。因此，其上具有双字线的 阵列中的位单元能够被选择性地寻址，从而允许将来自数据锁存/解码 逻辑电路56的数据写入位单元10，而且允许经由晶体管堆栈37内的 NMOS晶体管34和36所提供的信号结束检测机制来读取位单元10的 内部值。包括读地址锁存/时钟电路44，写地址锁存/时钟电路50，数 据锁存/解码逻辑56，以及检测逻辑和输出驱动器60的外围逻辑电路 被设计，以使得位单元10能够执行并行操作，从而使位单元10能够 提供高性能读写操作。

对所述类型的8T单元进行读取和写入时存在多种情形。当读和写 地址不同时，读字线和写字线指向存储阵列的不同位单元。在这种情 况下，并行的读和写操作可以同时被顺利执行。然而，当读和写地址 相同时，读和写字线二者都指向相同个存储位单元。对于这种结构就 不能保证读操作的顺利执行。最后，当读和写地址指向阵列中的相同 行、但不同列时，就会发生潜在的功能性故障。

在读和写地址指向相同的存储位单元的情况下，存在两种可能情 形。第一，如果向该位单元的写操作发生于读操作之前，那么就能够 从该位单元中读取新的数据。第二，如果读操作发生于向该位单元写 入新数据之前，那么从该位单元读取的将是旧数据。这个特定顺序是 不可预知的。而且，由于位单元中晶体管的不匹配以及低工作电压的 敏感性，该不可预知性会变得更糟。

此外，当访问位单元的相同列时，可能会发生潜在的功能性障碍 或者强漏电电流。如果相同存储列的读字线46和写字线52都开启， 并且节点31上的内部电压‘Q’处于低电位，即Q＝“0“，那么写位 线会通过NMOS晶体管22和30进行放电。这会使得节点31 的内部电压升至某一电位，例如，大约400mv。这种内部电压的升高 可以看作是一些晶体管、尤其是读晶体管34的升高或局部升高。伪读 电流将位于读位线38上的电压放电至中间值，该中间值位于VDD和 0.6VDD之间。这能够使得检测逻辑和输出驱动电路60中的阶段翻转， 并引发伪读操作。此外，读位线38放电至中间值，这会使下一阶段具 有强IDDQ电流。它能够随着存储字长而增强，这是由于读写位线跨 越整个字长。

现在参照图2和图3，其中显示了现有技术中所使用的时钟功能。 如上所述，存储位单元(或位单元的列)接收位于输入线40和48上 的读地址AR/EZR和写地址AW/EZW。时钟信号在线42被接收。这 些信号被施加于内部读地址锁存/时钟电路44和写地址锁存/时钟电路 50，其在写内部时钟线WWL52上和读内部时钟线RWL46上提供内 部时钟信号。图3显示了各种时钟信号的波形。在第一时段74，外部 时钟信号70具有一个由低到高的跃迁72，并持续第一时段74。接着， 该时钟信号具有返回低状态的跃迁76，并持续第二时段78，而且重复 此循环。

同时，当位于线40和48上的读地址信号和写地址信号对位单元 进行寻址时，读地址锁存/时钟电路44和写地址锁存/时钟电路50改变 读字线46和写字线52的状态。图3中的波形80和82分别显示了读 字线46和写字线52的状态变化。如图所示，读字线46和写字线52 的时钟波形基本上遵循了外部时钟信号70的波形，该波形在第一时段 74具有高位状态，且在第二时段78具有低位状态。在第一时段74期 间，当读信号和写信号二者都处于高位时，在位单元10上分别同时执 行读写操作。然后，在第二时段78期间，当读信号和写信号均处于低 位时，该读字线和写字线为下一个读操作和写操作进行预充电。

可以看出，使用时序方案执行该并行操作，导致了上述详细介绍 的这些问题。以往，人们解决这些问题是通过将相同个位单元中的读 和写操作限制为同步来实现的。

我们需要一种用于操作相同内容的存储结构和方法，其能够实现 高性能和双端口功能，能够在信号时钟周期内在相同位单元上执行读 和写操作，并且具有一个能够减少错配且容许低电压操作的稳定结构。

发明内容

本文所公开的双端口存储结构示例的功能性和稳健性都达到了较 高性能，而且该结构示例不需要将读和写访问限制为同步，并且不存 在会引发功能故障的潜在性问题。该结构是通过在时钟周期的正相部 分执行读操作，接着在该时钟周期的反相部分执行写操作来实现的。 在执行读操作的时候进行写的预充电，并且在执行写操作的时候进行 读预充电。

根据一个实施例，公开了一种8T存储位单元，其适于连接以接收 时钟信号，读地址信号和写地址信号。该8T存储位单元具有读字线和 写字线。在第一时钟周期状态期间，读地址锁存/时钟电路接收时钟信 号和读地址信号，并开始读操作。在第二时钟周期状态期间，写地址 触发/时钟电路接收时钟信号和写地址信号，并开始写操作。在一个实 施例中，反相器接收并反相时钟信号，然后将反相时钟信号施加到写 地址触发/时钟电路上。在一个实施例中，读地址锁存/时钟电路在第二 时钟周期状态期间开始读字线预充电操作，且在第一时钟周期状态期 间开始写字线预充电操作。在一个实施例中，写地址触发/时钟电路包 括一个自由自定时器(loose self-timer)，其中如果超过第一时间后低 位时钟周期状态仍在持续，则自由自定时器在小于第一预定时间的第 二预定时间结束该写操作。

根据另一个示例，存储阵列具有多个8T存储位单元，每一个都被 连接以接收时钟信号，读地址信号和写地址信号。每个8T存储位单元 都包含读字线和写字线。在第一时钟周期状态期间，读地址锁存/时钟 电路接收时钟信号和读地址信号，来开始读操作。在第二时钟周期状 态期间，写地址触发/时钟电路接收时钟信号和写地址信号，来开始写 操作。在一个实施例中，反相器接收并反向时钟信号，而且将该反相 时钟信号实施到写地址触发/时钟电路。在一个实施例中，读地址锁存/ 时钟电路在第二时钟周期状态期间开始读字线预充电操作，且在第一 时钟周期状态期间开始写字线预充电操作。在一个实施例中，写地址 触发/时钟电路包括自由自定时器，其中如果超过第一预定时间后低位 时钟周期状态仍在持续，则该自由自定时器在小于第一预定时间的第 二预定时间结束该写操作。

根据另一个实施例，介绍了一种操作8T存储位单元的方法。该方 法包括向该8T存储位单元施加时钟信号。该时钟信号具有第一和第二 时钟周期状态，并且在第一时钟周期状态期间执行读操作，在第二时 钟周期状态期间执行写操作。该第一状态可以是高位，而第二状态是 低位。在一个实施例中，该方法还包括在低位状态期间运行读地址锁 存/时钟电路，以执行读字线预充电操作，并且在高位状态期间运行写 地址触发/时钟电路，以执行写字线预充电操作。高位和低位状态可以 发生于单个信号时钟周期内。在一个实施例中，在时钟信号被施加到 所述写地址触发/时钟电路之前，将所述时钟信号进行反相。仍然在另 一个实施例中，该方法包括提供自由自定时器，其中如果超过第一预 定时间后低位时钟周期状态仍在持续，则该自由自定时器在小于第一 预定时间的第二预定时间结束所述写操作。

附图说明

图1是位单元阵列中的单个位单元的电路简图，其显示了传统8T 存储单元的结构。

图2是显示图1中8T存储单元抽象形式的框图。

图3显示了图1和2中8T存储单元的运行中所采用的外部时钟、 读字线和写字线的波形。

图4是8T存储位单元示例的电路简图，该位单元具有如下结构： 能获得高性能并具有双端口功能；在单个钟周期内，能够对相同个位 单元执行读写操作；以及具有能减少错配且容许低电压运行的稳定架 构。

图5是显示图4中8T存储单元抽象形式的框图。

图6显示了图4和5中8T存储单元的运行中所采用的外部时钟， 读字线和写字线的波形。

图7显示了表示一种运行模式的波形，在该运行模式中，如果低 位时钟相位持续时间长于预定时间，则字线计时器可被关闭。

图8是写地址触发/时钟电路的功能框图，该电路类型可被用于控 制字线计时。

图9是部分存储阵列的电路原理图，其包括在单个时钟周期内， 能对相同位单元实施读写操作的多个位单元。

在各个附图中，相同参考标记用来指示相同或类似的部分。

具体实施方式

现在参考图4，它是8T存储位单元90的示例的电路简图，其具有 如下结构：能获得高性能并具有双端口功能；在单独一个钟周期内， 能够对相同个位单元执行读写操作；以及具有能减少错配且容许低电 压运行的稳定架构。存储位单元90与图1中的8T存储位单元10基本 相同；但该存储位单元90还包括用于改变读写信号相位的装置。在所 示的例子中，提供一个反相器92，对线42上的外部时钟信号进行反相， 该外部时钟信号用来对线48上的写地址信号进行定时。反相器92的 增加具有如下诸多优点：在芯片上制造电路90只需要很小的附加空间， 并且对存储器性能几乎不会造成影响，或者造成很小的影响。

反相器92使得读和写操作在相反的时钟沿被执行。因此，读操作 发生于时钟周期的正相一半，而写操作发生于时钟周期的负相一半。 现在参考图5和图6可以看出这一点，它们分别显示了图4中8T存储 位单元90的抽象形式的框图，以及8T存储单元90的外部时钟94、读 字线96和写字线98的波形。

如图5所示，读操作发生于时钟周期100的正相一半，而写操作 发生于时钟周期102的负相一半。因此，如读字线波形96所示，在时 钟周期100的前半段，当读字线46位于高位时，执行如波形104所示 的读操作。在时钟波形的后半段，当时钟波形位于低位102时，读字 线46也位于低位106，在此期间，读字线46为下一个读操作进行预充 电。

与此相反，如写字线波形98所示，在时钟周期100的前半段，当 时钟波形100的前半段位于高位时，写字线52位于低位108，在此期 间，写字线52为下一个读操作进行预充电。然后，当时钟信号位于低 位102且写字线52位于高位时，执行如波形110所示的写操作。

由于反相的写线信号，基本上消除了在访问位单元相同行时的所 有潜在功能性障碍或者强漏电电流。读写序列的改变允许在遇到相同 个执行目标时，可以独立且基本并行的执行读写操作，而这在以往的 存储架构是受限的。此外还不用增加存储单元阵列所占面积就可以实 现所述的序列，而这对其它架构是不可能的。

所述读/写序列所实现的另一个优点是能够使用“自由自定时器”。 在许多应用的存储单元操作中，存储时钟的低位相位可以持续很长一 段时期，而这会意外的激活写字线。这会导致存储位单元的可靠性问 题。为了实现该自由自定时器，一个自定时路径被添加到写字线地址 锁存/时钟电路50’中(参见图4)。对此，进一步参考图7。

如图所示，时钟信号120在一个高位期TWH122之后是一个低位 期TWL124。如图所示，由于时钟波形120包括一个延长的低位期124， 因此它可能并不对称。时钟上升沿126会激活写字线信号128，并将其 拉低至低位130，开始写预充电操作。时钟的上升沿126还激活读字线 信号132，将其拉高至高位134，开始读操作。该读操作生成内存输出 136。同时，在时钟周期的下一个写操作期间，写数据138被施加于内 存输入，从而被写到存储单元中。

当时钟信号120下降时，时钟信号120的下降沿140会将写字线 信号128拉高至高位142，并触发写操作。但是，低位时钟信号124的 上升沿144延迟了对写操作结束146的触发。因此，该写操作结束146 就由写地址触发/时钟电路50’中的自由定时控制来触发。因此，如果超 过第一预定时间，低位时钟信号124仍在持续，或者低相位持续了无 限长的时间，那么就会导致位单元90产生可靠性问题，从而导致位单 元的功能性损失。为了避免这种情况发生，就由自由自定时器来关闭 内部写字线。

图8是一个写地址触发/时钟电路50’的功能框图，该电路类型可被 用于控制字线定时。如图所示，反相时钟信号和字线地址都被施加到 到解码器逻辑和地址触发/时钟电路150上，150的输出施加给与(AND) 门156的输入。反相时钟信号也被施加到内部时钟电路152和定时器 154中。定时器的输出施加给与门156的另一个输入。与门156的输出 为写字线(WWL)52提供信号。

由此，在操作中，当线42上的时钟信号变低时，线160上的反相 时钟信号变高，从而锁存写地址。如果被锁存的写地址对写字线52进 行寻址，则向与门156的一个输入指定输出信号。同时，反相时钟信 号由定时器154开始自定时操作，其一般会有高位输出。如果反相时 钟信号保持高位的时间比预定时间段要长，那么定时器就改变输出状 态，用以向与门156指定低位信号，同时由写字线52的状态来开始对 写操作的关闭。如果反相时钟信号在定时器154所指定时间结束之前 就已改变状态，那么解码器逻辑和地址锁存的输出状态也会发生改变， 再次关闭与门156的输出，并且由写字线52的状态开启写操作。

图9是部分存储阵列200的电路简图，其中列举了多个位单元 180...180’，190...190’，其类型与图4所述类型基本相似。如图所示， 位单元180...180’，190...190’按照行和列排布，因此根据参照上述图6 所述的定时器，沿地址字写线52...52’和字读线46...46’的整个字都能 够被读和写。

有关多种设备或者元件的电连接，耦连和连接已经做了描述。连 接和耦连可以是直接也可以是间接的。第一和第二电子设备之间的连 接可以是直接电连接，也可以是间接电连接。间接的电连接可包括插 入元件，该元件可处理从所述第一电子设备到第二电子设备的信号。

尽管本发明在细节上已经进行了一定程度的介绍和说明，但应当 理解，本发明仅仅是通过示例的方式进行公开，在不脱离本发明的精 神和范围的情况下，可以对部件的组合和排布进行多种方式的改变， 如下文权利要求所述。