场效应晶体管以及包括其的半导体器件和集成电路器件

摘要

本发明提供一种场效应晶体管以及包括其的半导体器件和集成电路器件。根据该场效应晶体管，源极区和漏极区被提供在衬底上以及鳍部被提供为从衬底突出。鳍部将源极区和漏极区彼此连接。栅电极图案设置在鳍部上并且延伸以交叉鳍部。栅电介质层设置在鳍部和栅电极图案之间。半导体层设置在鳍部和栅电介质层之间。半导体层和鳍部分别具有彼此不同的掺杂剂浓度。

说明书

技术领域

本发明构思涉及场效应晶体管以及包括该场效应晶体管的半导体器件。

背景技术

半导体器件由于其小尺寸、多功能和/或低制造成本而受到关注。半导体 器件可以分为存储数据的半导体存储器件、处理数据的半导体逻辑器件、以 及用作半导体存储器件和半导体逻辑器件的混合半导体器件。这些半导体器 件的高可靠性、高速和/或多功能的特性可以随着电子工业的发展而得以改 善。

发明内容

根据本发明构思的实施方式可以提供具有不同掺杂区的鳍结构。按照这 些实施方式，场效应晶体管（FET）结构可以包括在衬底上的器件隔离层以 及从衬底延伸以从器件隔离层突出的鳍。鳍可以包括阈值电压控制区以及在 阈值电压控制区上的载流子区，该阈值电压控制区掺杂有第一浓度的杂质， 该载流子区掺杂有比第一浓度的杂质少的第二浓度的杂质。

在根据本发明构思的一些实施方式中，包括阈值电压控制区和载流子区 的鳍的总宽度大于大约10nm，阈值电压控制区包括鳍的内部部分，载流子 区包括在内部部分上生长的鳍的外部部分。

在根据本发明构思的一些实施方式中，包括阈值电压控制区和载流子区 的鳍的总宽度大于在鳍中发生体反型的大致量，阈值电压控制区包括鳍的内 部部分，载流子区包括在内部部分上生长的鳍的外部部分。

在根据本发明构思的一些实施方式中，第二浓度的杂质包括从第一浓度 的杂质扩散的杂质。在根据本发明构思的一些实施方式中，第二浓度的杂质 可以是第一浓度的杂质的大约百分之十或更少。

在根据本发明构思的一些实施方式中，包括阈值电压控制区和载流子区 的鳍的总宽度可以小于大约10nm，其中载流子区包括鳍的内部部分，阈值 电压控制区包括在内部部分上生长的鳍的外部部分。

在根据本发明构思的一些实施方式中，包括阈值电压控制区和载流子区 的鳍的总宽度可以小于在鳍中发生体反型的量，载流子区包括鳍的内部部 分，阈值电压控制区包括在内部部分上生长的鳍的外部部分。

在根据本发明构思的一些实施方式中，第二浓度的杂质可以是从第一浓 度的杂质扩散的杂质。在根据本发明构思的一些实施方式中，第二浓度的杂 质可以是第一浓度的杂质的大约百分之十或更少。

在根据本发明构思的一些实施方式中，场效应晶体管结构（FET）可以 包括在衬底上的器件隔离层以及鳍，该鳍包括：鳍的内部部分，从衬底延伸 以从器件隔离层突出，以提供上侧壁和顶表面，鳍的内部部分掺杂有第一浓 度的杂质以提供阈值电压控制区；以及在内部部分上的鳍的外部部分，可以 包括在鳍的内部部分的顶表面上以及上侧壁上生长的半导体层，该半导体层 掺杂有比第一浓度的杂质少的第二浓度的杂质掺杂以提供载流子区。栅结构 可以与鳍交叉。

在根据本发明构思的一些实施方式中，一种半导体器件可以包括：在衬 底上的器件隔离层；以及，第一晶体管，包括从器件隔离层突出的第一半导 体结构，该第一半导体结构包括第一半导体层和第一阈值电压控制区，该第 一半导体层在第一晶体管的运行期间提供第一沟道，该第一阈值电压控制区 比第一半导体层更重地掺杂以提供第一阈值电压。第一栅电极和第一栅电介 质层可以与第一半导体结构交叉。第二晶体管可以包括从器件隔离层突出的 第二半导体结构，该第二半导体结构包括第二半导体层和第二阈值电压控制 区，该第二半导体层在第二晶体管的运行期间提供第二沟道，该第二阈值电 压控制区比第二半导体层更重地掺杂以提供第二阈值电压。第二栅电极和第 二栅电介质层可以与第二半导体结构交叉，其中第一和第二阈值电压可以是 不同的阈值电压。

在根据本发明构思的一些实施方式中，一种场效应晶体管（FET）结构 可以包括在衬底上的器件隔离层和鳍，该鳍可以具有小于大约10nm的总宽 度，其中鳍可以包括：鳍的内部部分，从衬底延伸以从器件隔离层突出，以 提供上侧壁、顶表面和沟道区，鳍的内部部分掺杂有第一浓度的杂质。鳍的 外部部分可以包括在鳍的内部部分的顶表面上和上侧壁上生长的半导体层， 该半导体层掺杂有比第一浓度的杂质多的第二浓度的杂质。栅结构可以与鳍 交叉，与沟道区相反。

附图说明

鉴于附图以及随附的详细说明，本发明构思将变得更明显。

图1是示出根据本发明构思的一实施方式的场效应晶体管的透视图。

图2和图3分别是沿图1的线A-A’和线B-B’截取的截面图。

图4是图2的鳍部以及相邻于鳍部的区域的放大图。

图5、图7、图9和图11是根据本发明构思的实施方式的场效应晶体管 的平面图。

图6、图8、图10和图12分别是沿图5、图7、图9和图11的线C-C’ 截取的截面图。

图13至图30是示出根据本发明构思的实施方式的场效应晶体管的制造 方法的透视图和截面图。

图31是示出根据本发明构思的另一实施方式的场效应晶体管的透视图。

图32和图33是沿图31的线A-A’和线B-B’截取的截面图。

图34是示出根据本发明构思的其它实施方式的半导体层的形成方法的 透视图。

图35是示出根据本发明构思的另一实施方式的场效应晶体管的截面图。

图36和图37是示出根据本发明构思的另一实施方式的场效应晶体管的 截面图。

图38是图36的鳍部以及相邻于鳍部的区域的放大图。

图39是示出根据本发明构思的另一实施方式的场效应晶体管的透视图。

图40和图41是沿图39的线A-A’和线B-B’截取的截面图。

图42是包括根据本发明构思的实施方式的至少一个场效应晶体管的互 补金属-氧化物-半导体（CMOS）静态随机存取存储器（SRAM）单元的电 路图。

图43是示出包括根据本发明构思的实施方式的场效应晶体管的电子系 统的一示例的框图。

图44是在根据本发明构思的一些实施方式中的包括纳米线的环绕栅型 （gate-all-around type）结构的透视图。

图45是在根据本发明构思的一些实施方式中的Ω形栅结构的截面图。

具体实施方式

下面将参考附图更全面地描述本发明构思，在附图中示出了本发明构思 的示例性实施方式。本发明构思的优点和特征及其实现方法将从以下示例性 实施方式显见，将参考附图更详细地描述以下示例性实施方式。然而，应该 注意，本发明构思不限于以下示例性实施方式，而且可以以各种形式实现。 因此，示例性实施方式仅被提供用于公开本发明构思并且让本领域的技术人 员了解本发明构思的范畴。在图中，本发明构思的实施方式不限于在此提供 的特定示例并且为了清晰而被放大。

在此使用的术语仅用于描述具体实施方式，而不意欲限制本发明。在此 使用时，单数术语“一”和“该”也旨在包括复数形式，除非上下文清晰地 另外表示。在此使用时，术语“和/或”包括一个或多个相关列举项目的任意 和所有组合。将理解，当一个元件被称为“连接”或“耦接”到另一元件时， 它可以直接连接或耦接到另一元件或者可以存在中间元件。

类似地，将理解，当元件诸如层、区域或衬底被称为在另一元件“上” 时，它可直接在另一元件上，或者可以存在中间元件。相反，术语“直接” 意指不存在中间元件。还将理解，当在此使用时，术语“包括”和/或“包含” 表明所述特征、整体、步骤、操作、元件和/或部件的存在，而不排除一个或 多个其它特征、整体、步骤、操作、元件、部件和/或其组的存在或添加。

另外，将以截面图作为本发明构思的理想示例性视图描述详细说明中的 实施方式。因此，示例性视图的形状可以根据制造技术和/或容许误差改变。 因此，本发明构思的实施方式不限于示例性视图中示出的特定形状，而是可 以包括可以根据制造工艺产生的其它形状。在图中例示的区域具有一般的性 质并用于示出元件的特定形状。因而，这不应被解释为限制本发明构思的范 围。

还将理解，虽然术语第一、第二、第三等可以在此使用以说明不同的元 件，但是这些元件不应受这些术语限制。这些术语仅用于区分一个元件与另 一元件。因而，在一些实施方式中的第一元件可以在其它实施方式中被称为 第二元件，而不偏离本发明的教导。在此说明和示出的本发明构思的方面的 示例性实施方式包括它们的补充对应物。相同的附图标号或相同的参考标记 在整个说明书中表示相同的元件。

此外，在此参考作为理想化示例性图示的截面图示和/或平面图示描述示 例性实施方式。因此，由于例如制造技术和/或公差引起的图示形状的变化是 可以预期的。因而，示例性实施方式不应被解释为限于在此示出的区域的形 状，而是将包括例如由制造引起的形状的偏离。例如，被示为矩形的蚀刻区 域通常将具有圆化或弯曲的特征。因而，在图中示出的区域本质上是示意性 的，它们的形状不旨在示出装置的区域的实际形状，并且不旨在限制示例实 施方式的范围。

图1是示出根据本发明构思的一实施方式的场效应晶体管的透视图。图 2和图3分别是沿图1的线A-A’和线B-B’截取的截面图。图4是图2的鳍部 以及相邻于鳍部的区域的放大图。

参考图1至图4描述根据本发明构思的一实施方式的场效应晶体管。鳍 可以提供为从衬底100突出。衬底100可以是包括硅、锗或者硅-锗的半导 体衬底。例如，鳍不仅可以相应于衬底100的一部分（即，内部鳍部F）， 而且可以包括从衬底100生长的外延层（即，半导体层）。因此，在一些实 施方式中，鳍的内部部分可以相应于衬底100的从其突出的部分，而鳍的外 部部分相应于在鳍的内部部分上生长的半导体层。内部鳍部F可以在器件隔 离层110之间延伸，从而从衬底100的顶表面向上突出以提供内部鳍部F的 上侧壁。器件隔离层110可以覆盖内部鳍部F的下侧壁。

栅电极图案147可以提供在内部鳍部F上。栅电极图案147可以沿X轴 方向延伸。栅电极图案147可以包括至少一个金属层。例如，栅电极图案147 可以包括第一子栅电极MG1和第二子栅电极MG2，第一子栅电极MG1和 第二子栅电极MG2的每一个可以是包括金属的层。第一子栅电极MG1可以 提供在第二子栅电极MG2下面，并且可以沿第二子栅电极MG2的侧壁延伸。 第一子栅电极MG1可以相应于用于控制功函数的金属层，第二子栅电极 MG2可以相应于填充由第一子栅电极MG1限定的空间的金属层。此外，第 一子栅电极MG1可以包括TiN、TaN、TiC和TaC的至少一种。例如，第二 子栅电极MG2可以包括钨或铝。在其它实施方式中，栅电极图案147可以 包括硅和/或锗。

虽然在此描述的部分结构采用鳍的形式，但是将理解，为阈值电压控制 区和载流子区提供的不同掺杂水平可以被应用于其它几何结构，诸如“环绕 栅”结构（诸如纳米线结构）和“Ω形”栅结构。图44示出用于提供在此 被称为内部鳍部F的纳米线结构115。在根据本发明的一些实施方式中，鳍 的外部部分可以是外延生长的半导体层112，半导体层112比纳米线结构115 更少地重掺杂。

根据本发明构思的实施方式也可以提供为Ω形栅结构的形式，诸如图 45中所示的结构，其中内部鳍部54采取具有颈部的Ω字母形状的形式，该 颈部相邻于衬底并且比Ω形结构的主体的上部窄。此外，形成在内部鳍部 54上的外部鳍部74也可以遵循Ω形的内部鳍部54的侧壁和顶部的轮廓， 并且可以是外延生长的半导体层。

此外，在此所示的称为例如鳍的结构可以是有源半导体层，其形成为具 有与鳍结构等同的半导体特性。例如，有源半导体层可以形成为包括不同地 掺杂的内部部分和外部部分，如在此所述。其它结构也可以用于根据本发明 的实施方式中。

再次参考图1至图4，栅电介质层145可以提供在内部鳍部F和栅电极 图案147之间。栅电介质层145可以沿内部鳍部F的上侧壁和顶表面延伸。 例如，栅电介质层145可以在栅电极图案147和器件隔离层110之间延伸。 栅电介质层145可以提供在内部鳍部F和栅电极图案147之间，并且可以沿 栅电极图案147的侧壁延伸。栅电介质层145可以包括具有比硅氧化物层的 介电常数大的介电常数的高k电介质材料。例如，栅电介质层145可以包括 HfO₂、ZrO₂和/或Ta₂O₅。将理解，栅电极图案147和栅电介质层145可以在 此总称为栅结构。

半导体层（或半导体区）131可以提供在内部鳍部F和栅电介质层145 之间。半导体层131可以提供在栅电极图案147和内部鳍部F的交叉区域中。 如图2所示，半导体层131可以在内部鳍部F的面对栅电极图案147的第一 上侧壁SW1上延伸。换言之，半导体层131可以沿内部鳍部F的通过器件 隔离层110暴露的表面设置。在一些实施方式中，如图3所示，半导体层131 可以不提供在内部鳍部F的面对源/漏极区161的第二上侧壁SW2上，如下 文进一步描述的。

如图4所示，内部鳍部F可以包括阈值电压控制掺杂区DV。阈值电压 控制掺杂区DV和半导体层131可以掺杂有相同导电类型的掺杂剂。在一些 实施方式中，当根据本发明构思的一实施方式的场效应晶体管是NMOS晶 体管时，掺杂剂可以是硼（B）。在其它实施方式中，当场效应晶体管是PMOS 晶体管时，掺杂剂可以是磷（P）或砷（As）。半导体层131和阈值电压控制 掺杂区DV可分别具有彼此不同的掺杂剂浓度。在一些实施方式中，半导体 层131的掺杂剂浓度可以小于阈值电压控制掺杂区DV的掺杂剂浓度。

在一些实施方式中，半导体层131（提供鳍的外部部分）可以实质上未 掺杂，除了从阈值电压控制掺杂区DV（即，鳍的内部部分）扩散的那些掺 杂剂之外。即使最初半导体层131可以实质上未掺杂有掺杂剂，由于从阈值 电压控制掺杂区DV扩散的掺杂剂，半导体层131的掺杂剂浓度也可具有从 半导体层131的与内部鳍部F接触的表面到与栅电介质层145接触的表面连 续地降低的掺杂分布。在下文中，实质上未掺杂的状态指的是除了具有如上 所述的那些扩散的掺杂剂之外，实质上没有被掺杂的状态。

在其它实施方式中，半导体层131可以被掺杂以具有等于或小于阈值电 压控制掺杂区DV中的掺杂剂浓度的大约十分之一的掺杂剂浓度。

当场效应晶体管运行时，如图4所示，沟道CR形成在半导体层131中。 当具有相对低的掺杂剂浓度的半导体层131用作晶体管的沟道区时，通过栅 电极图案147施加到沟道区的电场由于半导体层131的相对低的掺杂剂浓度 而减小。载流子的迁移率可以通过减小电场而增大。另外，因为阈值电压控 制掺杂区DV与栅电极图案147间隔开，所以可以改善阈值电压的分布。在 一些实施方式中，半导体层131可以由与内部鳍部F相同的材料形成。在其 它实施方式中，半导体层131可以由与内部鳍部F不同的半导体材料形成。 例如，如果内部鳍部F由硅形成，则半导体层131可以包括InSb、InAs、 GaSb、InP、GaAs、Ge、SiGe和SiC的至少之一。半导体层131可以包括 具有不同于内部鳍部F的能带隙的半导体材料。例如，内部鳍部F可以包括 GaAs，半导体层131可以包括AlGaAs。

源/漏极区161可以设置在栅电极图案147的两侧。源/漏极区161可以 与内部鳍部F的第二上侧壁SW2接触。源/漏极区161可以分别形成在层间 电介质层155中的凹槽区125中。在一些实施方式中，源/漏极区161可以具 有升高的源/漏极形状，该升高的源/漏极形状具有比栅电极图案147的底表 面高的顶表面。源/漏极区161可以通过间隔物151与栅电极图案147绝缘。 例如，间隔物151可以包括氮化物层和氮氧化物层的至少之一。

如果场效应晶体管是PMOS晶体管，则源/漏极区161可以是施加压应 力到半导体层131和内部鳍部F的压应力图案，使得沟道区中的载流子的迁 移率可以得到改善。例如，压应力图案可以包括具有比用作内部鳍部F的材 料（例如，硅）大的晶格常数的材料（例如，硅-锗（SiGe））。可选地，如 果场效应晶体管是NMOS晶体管，则源/漏极区161可以由与衬底100相同 的材料形成。例如，如果衬底100是硅衬底，则源/漏极区161可以由硅形成。

在本发明构思的一些实施方式中，具有相对低的掺杂剂浓度的半导体层 131用作沟道，从而可以改善载流子的迁移率并且可以改善阈值电压的分布。 另外，由于源/漏极区161具有升高的形状和/或压应力图案，因此可以进一 步改善载流子的迁移率并且可以改善场效应晶体管的短沟道效应。

图5、图7、图9和图11是根据本发明构思的实施方式的场效应晶体管 的平面图。图6、图8、图10和图12分别是沿图5、图7、图9和图11的 线C-C’截取的截面图。

在根据本发明构思的一些实施方式中，场效应晶体管可以是包括PMOS 晶体管和NMOS晶体管的互补金属-氧化物-半导体（CMOS）晶体管。在 PMOS区上的PMOS晶体管和在NMOS区上的NMOS晶体管的每一个可以 包括在衬底100上的源极区SR和漏极区DR。内部鳍部F1和F2可以提供 为使源极区SR和漏极区DR彼此连接。第一内部鳍部F1可以组成PMOS 晶体管的一部分。换言之，第一内部鳍部F1可以使PMOS晶体管的源极区 SR和漏极区DR彼此连接。第二内部鳍部F2可以组成NMOS晶体管的一 部分。换言之，第二内部鳍部F2可以连接NMOS晶体管的源极区SR和漏 极区DR。第一栅电介质层145和第一栅电极图案147可以顺序地设置在第 一内部鳍部F1上，第二栅电介质层146和第二栅电极图案148可以顺序地 设置在第二内部鳍部F2上。第一内部鳍部F1和第二内部鳍部F2的每一个 可以沿第一方向（例如，Y轴方向）在源极区SR和漏极区DR之间延伸。 第一栅电极图案147和第二栅电极图案148的每一个可以沿与第一方向交叉 的第二方向（例如，X轴方向）延伸。

半导体层可以提供在第一内部鳍部F1和第二内部鳍部F2的至少一个 上。半导体层可以提供至图5和图6中所示的NMOS晶体管和PMOS晶体 管二者。换言之，第一半导体层131可以设置在第一内部鳍部F1和第一栅 电介质层145之间，第二半导体层132可以设置在第二内部鳍部F2和第二 栅电介质层146之间。

可选地，半导体层可以仅提供在NMOS晶体管和PMOS晶体管之一上。 换言之，半导体层可以仅提供在PMOS晶体管上，如图7和图8所示，或者， 半导体层可以仅提供在NMOS晶体管上，如图9和图10所示。

根据本发明构思的实施方式，一个晶体管可以包括一个或更多个鳍。如 图11和图12所示，第一区RG1上的晶体管可以包括使一个源极区SR和一 个漏极区DR彼此连接的多个第一内部鳍部F1。本发明构思不限于第一内部 鳍部F1的数量。第二区RG2上的晶体管可以包括使一个源极区SR和一个 漏极区DR彼此连接的单个第二内部鳍部F2。第一区RG1和第二区RG2可 以相应于衬底100的两个预定区。第一半导体层131可以设置在多个第一内 部鳍部F1上，第二半导体层132可以设置在第二内部鳍部F2上。在当前实 施方式中，第一半导体层131可以彼此不连接。

图13至图30是示出根据本发明构思的实施方式的场效应晶体管的制造 方法的透视图和截面图。

参考图13，用于器件隔离层的第一沟槽121可以形成在衬底100中。在 衬底100上可以形成第一掩模图案103，然后在衬底100上可以执行使用第 一掩模图案103作为蚀刻掩模的蚀刻工艺以形成第一沟槽121。第一掩模图 案103可以具有沿Y轴方向延伸的线形。内部鳍部F可以通过蚀刻工艺而形 成为沿Y轴方向延伸。第一掩模图案103可以由硅氧化物层、硅氮化物层和 硅氮氧化物层中的至少一种形成。

参考图14和图15，器件隔离层110可以形成为分别填充第一沟槽121。 器件隔离层110可以由硅氧化物层、硅氮化物层和硅氮氧化物层中的至少一 种形成。器件隔离层110的上部可以凹进以暴露内部鳍部F的包括其上侧壁 的上部。凹进工艺可以包括选择性蚀刻工艺。第一掩模图案103可以在形成 器件隔离层110之前去除或者在凹进工艺之后去除。

在根据本发明构思的一些实施方式中，内部鳍部F的在器件隔离层110 上方突出的上部可以通过外延工艺形成。例如，在形成器件隔离层110之后， 内部鳍部F的上部可以通过执行使用内部鳍部F的暴露顶表面作为籽晶的外 延工艺形成，而不利用器件隔离层110的凹进工艺。内部鳍部F可以提供鳍 的内部部分。

在内部鳍部F上可以执行用于控制阈值电压的掺杂工艺。如果根据一实 施方式的场效应晶体管是NMOS晶体管，则掺杂工艺的掺杂剂可以是硼 （B）。在其它实施方式中，如果场效应晶体管是PMOS晶体管，则掺杂工 艺的掺杂剂可以是磷（P）或砷（As）。用于控制阈值电压的掺杂工艺可以以 大约1×10¹⁹原子/cm³的浓度执行。掺杂工艺可以作为图14或图15的工艺的 一部分而执行。可选地，在形成图13的第一沟槽121之前，可以执行掺杂 工艺。

参考图16，初始半导体层130可以形成在通过凹进工艺暴露的内部鳍部 F上。初始半导体层130可具有沿Y轴方向延伸的线形。初始半导体层130 可以覆盖暴露的内部鳍部F的顶表面和上侧壁并且可以与器件隔离层110的 顶表面接触。在一些实施方式中，初始半导体层130可以通过使用内部鳍部 F作为籽晶的外延工艺形成。在其它实施方式中，初始半导体层130可以通 过沉积半导体材料的工艺以及图案化工艺形成。因此，初始半导体层130可 以提供鳍的外部部分。

初始半导体层130可以由与内部鳍部F相同的材料形成。在一些实施方 式中，初始半导体层130可以通过同质外延工艺形成。可选地，形成初始半 导体层130的工艺可以包括沉积与内部鳍部F相同的材料的工艺。例如，内 部鳍部F和初始半导体层130二者可以由硅形成。可选地，初始半导体层 130可以由与内部鳍部F不同的材料形成。例如，如果内部鳍部F由硅形成， 则初始半导体层130可以由包括InSb、InAs、GaSb、InP、GaAs、Ge、SiGe 和SiC中的至少一种的材料形成。初始半导体层130可以包括具有不同于内 部鳍部F的能带隙的半导体材料。例如，内部鳍部F可以由GaAs形成，初 始半导体层130可以由AlGaAs形成。

初始半导体层130可具有比内部鳍部F的掺杂剂浓度低的掺杂剂浓度。 在一些实施方式中，最初，初始半导体层130可以实质上未掺杂，然后初始 半导体层130可以通过从内部鳍部F扩散的掺杂剂e而掺杂。换言之，虽然 最初初始半导体层130可以形成为实质上未掺杂有掺杂剂，但是内部鳍部F 中的掺杂剂可以扩散到初始半导体层130中。因而，初始半导体层130的掺 杂剂浓度可具有从初始半导体层130的与内部鳍部F接触的表面到与栅电介 质层145接触的表面连续地减少的分布。在其它实施方式中，除了从内部鳍 部F扩散的掺杂剂之外，初始半导体层130可以以等于或小于内部鳍部F的 掺杂剂浓度的大约十分之一的掺杂剂浓度掺杂有额外的掺杂剂。

参考图17，虚设栅电介质层141和虚设栅电极图案143可以形成在初始 半导体层130（外部鳍部）上。虚设栅电介质层141和虚设栅电极图案143 可以沿与内部鳍部F交叉的X轴方向延伸。虚设栅电介质层141和虚设栅电 极图案143可以沿初始半导体层130的顶表面和侧壁延伸。在一些实施方式 中，在其上形成有初始半导体层130的所得结构上可以形成电介质层和虚设 栅电极材料之后，可以在虚设栅电极材料和电介质层上执行使用第二掩模图 案104作为蚀刻掩模的蚀刻工艺，以形成虚设栅电介质层141和虚设栅电极 图案143。该蚀刻工艺可以包括多个干法和/或湿法蚀刻工艺。例如，虚设栅 电介质层141可以由硅氧化物层形成。例如，虚设栅电极图案143可以由多 晶硅形成。

参考图18，间隔物151可以形成在虚设栅电极图案143和初始半导体层 130的侧壁上。在一些实施方式中，电介质层可以形成在具有虚设栅电极图 案143的所得结构上，然后可以在电介质层上执行各向异性蚀刻工艺，直到 暴露初始半导体层130和第二掩模图案104的顶表面。于是，可以形成间隔 物151。间隔物151可以由硅氮化物层和/或硅氮氧化物层形成。

参考图19至图21，层间电介质层155可以形成在其上形成有间隔物151 的所得结构上。例如，层间电介质层155可以由硅氧化物层形成。图20和 图21分别是沿图19的线A-A’和B-B’截取的截面图。层间电介质层155可 以被平坦化，直到暴露虚设栅电极图案143的顶表面。于是，可以去除第二 掩模图案104并且可以暴露虚设栅电极图案143的顶表面。

参考图22至图24，可以去除虚设栅电极图案143和虚设栅电介质层141。 图23和图24分别是沿图22的线A-A’和B-B’截取的截面图。暴露初始半导 体层130的第二沟槽123可以通过去除虚设栅电极图案143和虚设栅电介质 层141而形成。去除虚设栅电极图案143和虚设栅电介质层141可以通过多 个选择性蚀刻工艺执行。

参考图25至图27，栅电介质层145和栅电极图案147可以顺序地形成 在第二沟槽123中。图26和图27分别是沿图25的线A-A’和B-B’截取的截 面图。例如，栅电介质层145可以包括具有大于硅氧化物层的介电常数的高 k电介质材料。例如，栅电介质层145可以包括HfO₂、ZrO₂和/或Ta₂O₅。栅 电介质层145可以沿第二沟槽123的侧壁和底表面共形地形成。栅电极图案 147可以包括至少一个金属层。例如，栅电极图案147可以包括第一子栅电 极MG1和第二子栅电极MG2。第一子栅电极MG1可以沿栅电介质层145 共形地形成，第二子栅电极MG2可以设置在第一子栅电极MG1上并且填充 第二沟槽123的剩余区域。例如，第一子栅电极MG1可以包括TiN、TaN、 TiC和TaC中的至少一种。第二子栅电极MG2还可以包括钨或铝。栅电极 图案147可以通过使用层间电介质层155和间隔物151作为模子的镶嵌工艺 （damascene process）形成。

参考图28至图30，凹槽区域125可以分别形成在栅电极图案147的两 侧。形成凹槽区域125可以包括图案化层间电介质层155、初始半导体层130 以及内部鳍部F的上部。形成凹槽区域125可以包括多个蚀刻工艺。在一些 实施方式中，层间电介质层155的上部可以被选择性地去除以暴露在栅电极 图案147两侧的初始半导体层130。然后，初始半导体层130和内部鳍部F 可以被蚀刻以形成凹槽区域125。在一些实施方式中，间隔物151可以由相 对于层间电介质层155具有蚀刻选择性的材料形成，使得间隔物151可以在 蚀刻层间电介质层155期间保护栅电极图案147。在蚀刻初始半导体130之 后，可以去除初始半导体层130的侧壁上的间隔物151以及与间隔物151相 邻的层间电介质层155。在初始半导体层130的侧壁上的间隔物151的一部 分可以保留。凹槽区域125形成为使得半导体层131可以保留在栅电极图案 147和内部鳍部F的交叉区域中。半导体层131可以相应于初始半导体层130 的一部分。另外，在形成凹槽区域125时，内部鳍部F的在栅电极图案147 两侧的上部可以被蚀刻以形成内部鳍部F的第二侧壁SW2。凹槽区域125 可以暴露半导体层131的侧壁以及内部鳍部F的第二侧壁SW2。

再次参考图1至图3，源/漏极区161可以分别形成在凹槽区域125中。 源/漏极区161可以与通过凹槽区域125暴露的半导体层131的侧壁以及内部 鳍部F的第二侧壁SW2接触。在一些实施方式中，源/漏极区161可以形成 为具有升高的源/漏形状，该升高的源/漏形状具有比半导体层131的顶表面 高的顶表面。源/漏极区161可以通过间隔物151与栅电极图案147绝缘。

如果场效应晶体管是PMOS晶体管，则源/漏极区161可以是压应力图 案。压应力图案可以施加压应力到半导体层131（作为外部鳍部）和内部鳍 部F，从而可以改善沟道区中的载流子迁移率。例如，压应力图案可以包括 具有比硅大的晶格常数的材料（例如，硅-锗（SiGe））。可选地，如果场效 应晶体管是NMOS晶体管，则源/漏极区161可以由与衬底100相同的材料 形成。例如，如果衬底100是硅衬底，则源/漏极区161可以由多晶硅形成。

图31是示出根据本发明构思的另一实施方式的场效应晶体管的透视图。 图32和图33是沿图31的线A-A’和线B-B’截取的截面图。图34是示出根 据本发明构思的另一实施方式的半导体层的形成方法的透视图。

关于图31至图34描述根据本发明构思的另一实施方式的场效应晶体管 及其制造方法。在当前实施方式中，半导体层134可以在衬底100和器件隔 离层110之间进一步延伸。如图34所示，半导体层134可以在形成器件隔 离层110之前形成。例如，在衬底100被蚀刻以形成内部鳍部F之后，可以 在具有内部鳍部F的衬底100上执行外延工艺，由此形成初始半导体层133 （作为外部鳍部）。器件隔离层110可以形成为填充在初始半导体层133上 的第一沟槽。接着，可以执行参考图16至图30所述的工艺以形成图31至 图33中所示的场效应晶体管。更详细地，在参考图28至图30所述的凹槽 区域125的形成期间可以部分地蚀刻初始半导体层133，由此形成半导体层 134。

图35是示出根据本发明构思的另一实施方式的场效应晶体管的截面图。 在当前实施方式中，图31中所示的场效应晶体管可以被修改以包括多个内 部鳍部F，如图11和图12中所述。在当前实施方式中，半导体层134可以 在多个内部鳍部F周围在衬底100和器件隔离层110之间进一步延伸，不同 于图12。因而，半导体层134可以使多个内部鳍部F彼此连接。多个内部 鳍部F可以包括在一个晶体管中并且将一个源极区连接到一个漏极区。

图36和图37是示出根据本发明构思的另一实施方式的场效应晶体管的 截面图。图36和图37分别是沿图1的线A-A’和线B-B’截取的截面图。图 38是图36的鳍以及相邻于鳍的区域的放大图。

在当前实施方式中，内部鳍部F的厚度T1可以小于上述实施方式的内 部鳍部F的厚度。由栅电极图案147围绕的半导体材料的总厚度T可以由以 下方程式表示：

T=T1+2×T2，

其中T1是内部鳍部F的厚度，T2是半导体层135、即外部鳍部的厚度。

例如，总厚度T可以小于大约10nm。在其它实施方式中，内部鳍部F 的厚度T1可以小于外部鳍部（半导体层135）的厚度T2的两倍。

如果内部鳍部F的厚度T1非常小，则载流子的移动会在空间上受限， 并且在内部鳍部F中可发生表示粒子的存在概率的波函数的重叠。因为波函 数的绝对值的平方可以表示载流子的存在概率，所以反型区可以不形成在半 导体层135中而是形成在内部鳍部F中。内部鳍部F中的反型区被称为“体 反型”。因而，如图38所示，在当前实施方式中，内部鳍部F可以用作沟道 CR。虽然在此公开了在根据本发明构思的一些实施方式中可发生体反型的 总鳍宽度的一些尺寸，但是将理解，在根据本发明构思的一些实施方式中， 厚度被描述为在器件中可发生体反型的大致尺寸。例如，在根据本发明构思 的一些实施方式中，鳍（包括阈值电压控制区和载流子区）的总宽度被描述 为大于在鳍中发生体反型的大致量，使得阈值电压控制区于是成为鳍的内部 部分并且载流子区成为在内部部分上生长的鳍的外部部分。

在当前实施方式中，外部鳍部（半导体层135）可以包括阈值电压控制 掺杂区DV。阈值电压控制掺杂区DV和内部鳍部F可以掺杂有相同导电类 型的掺杂剂。例如，如果场效应晶体管是NMOS晶体管时，则掺杂剂可以 是硼（B）。备选地，如果场效应晶体管是PMOS晶体管时，则掺杂剂可以 是磷（P）或砷（As）。

在当前实施方式中，内部鳍部F可具有小于阈值电压控制掺杂区DV的 掺杂剂浓度。例如，内部鳍部F可以处于实质上未掺杂的状态，除了从外部 鳍部（半导体层135）扩散的那些掺杂剂之外。虽然最初内部鳍部F可以实 质上未掺杂，但是内部鳍部F的掺杂剂浓度可具有从内部鳍部F的与外部鳍 部（半导体层135）接触的表面到内部鳍部F的内部连续地减小的分布。

在其它实施方式中，内部鳍部F可以最初被掺杂以具有等于或小于阈值 电压控制掺杂区DV的掺杂剂浓度的大约十分之一的掺杂剂浓度。

当场效应晶体管运行时，沟道CR形成在内部鳍部F中，如图38所示。 当具有相对低的掺杂剂浓度的内部鳍部F用作晶体管的沟道区时，通过栅电 极图案147施加到沟道区的电场减小。通过电场的减小可以增大载流子的迁 移率。外部鳍部（半导体层135）和内部鳍部F的半导体材料可以分别与参 考图1至图4描述的半导体层131和内部鳍部F的半导体材料相同。

半导体层135的掺杂可以原位执行。在一些实施方式中，半导体层135 可以通过使用内部鳍部F作为籽晶的外延工艺形成，并且阈值电压控制掺杂 区DV可以与执行外延工艺同时地形成。

图39至图41是示出根据本发明构思的另一实施方式的场效应晶体管的 视图。图39是示出根据本发明构思的另一实施方式的场效应晶体管的透视 图，图40和图41是沿图39的线A-A’和线B-B’截取的截面图。为了说明的 容易和方便，可以省略之前描述的元件的说明。

在当前实施方式中，场效应晶体管可以形成在绝缘体上硅（SOI）衬底 上。SOI衬底可以包括第一层101、第二层115和第三层。第一层101和第 三层可以由半导体材料形成，第二层115可以是诸如硅氧化物层的电介质层。 第三层可以被图案化以形成内部鳍部F。因而，内部鳍部F可以通过第二层 115与第一层101绝缘。在当前实施方式中的其它元件可以与以上实施方式 中所述的相应元件相同，因而可以省略其说明。

图42是包括根据本发明构思的实施方式的至少一个场效应晶体管的互 补金属-氧化物-半导体（CMOS）静态随机存取存储器（SRAM）单元的电 路图。参考图42，CMOS SRAM单元可以包括一对驱动晶体管TD1和TD2、 一对转移晶体管TT1和TT2以及一对负载晶体管TL1和TL2。驱动晶体管 TD1和TD2可以相应于下拉晶体管，转移晶体管TT1和TT2可以相应于传 输晶体管，负载晶体管TL1和TL2可以相应于上拉晶体管。驱动晶体管TD1 和TD2以及转移晶体管TT1和TT2可以是NMOS晶体管，负载晶体管TL1 和TL2可以是PMOS晶体管。

第一驱动晶体管TD1和第一转移晶体管TT1可以彼此串联连接。第一 驱动晶体管TD1的源极区可以电连接到地线Vss，第一转移晶体管TT1的 漏极区可以电连接到第一位线BL1。第二驱动晶体管TD2和第二转移晶体 管TT2可以彼此串联连接。第二驱动晶体管TD2的源极区可以电连接到地 线Vss，第二转移晶体管TT2的漏极区可以电连接到第二位线BL2。

第一负载晶体管TL1的源极区和漏极区可以分别电连接到电源线Vcc 和第一驱动晶体管TD1的漏极区。第二负载晶体管TL2的源极区和漏极区 可以分别电连接到电源线Vcc和第二驱动晶体管TD2的漏极区。第一负载 晶体管TL1的漏极区、第一驱动晶体管TD1的漏极区以及第一转移晶体管 TT1的源极区可以相应于第一节点N1。第二负载晶体管TL2的漏极区、第 二驱动晶体管TD2的漏极区以及第二转移晶体管TT2的源极区可以相应于 第二节点N2。第一驱动晶体管TD1和第一负载晶体管TL1的栅电极可以电 连接到第二N2；第二驱动晶体管TD2和第二负载晶体管TL2的栅电极可以 电连接到第一节点N1。第一转移晶体管TT1和第二转移晶体管TT2的栅电 极可以电连接到字线WL。第一驱动晶体管TD1、第一转移晶体管TT1和第 一负载晶体管TL1可以组成第一半单元H1，第二驱动晶体管TD2、第二转 移晶体管TT2和第二负载晶体管TL2可以组成第二半单元H2。

在以上实施方式中描述的场效应晶体管可以应用于驱动晶体管TD1和 TD2、转移晶体管TT1和TT2、以及负载晶体管TL1和TL2中的至少一个。 如果在以上实施方式中描述的场效应晶体管可以应用于晶体管TD1、TD2、 TT1、TL1和TL2中的至少两个，则应用于每个晶体管和半导体层提供区的 鳍的宽度、高度和数目可以在本发明构思的精神和范围内不同地改变。本发 明构思不局限于SRAM单元。在其它实施方式中，本发明构思可以应用于 动态随机存取存储器（DRAM）装置、磁随机存取存储器（MRAM）装置和 /或其它半导体器件及其制造方法。

图43是示出包括根据本发明构思的实施方式的场效应晶体管的电子系 统的一示例的框图。

参考图43，根据本发明构思的实施方式的电子系统1100可以包括控制 器1110、输入/输出（I/O）单元1120、存储器件1130、接口单元1140以及 数据总线1150。控制器1110、I/O单元1120、存储器件1130和接口单元1140 中的至少两个可以通过数据总线1150彼此通信。数据总线1150可以相应于 传输电信号的路径。

控制器1110可以包括微处理器、数字信号处理器、微控制器或其它逻 辑器件的至少之一。其它逻辑器件可具有与微处理器、数字信号处理器和微 控制器中的任一个类似的功能。I/O单元1120可以包括键区、键盘和/或显 示单元。存储器1130可以存储数据和/或命令。接口单元1140可以无线或通 过电缆操作。例如，接口单元1140可以包括用于无线通信的天线或用于电 缆通信的收发器。电子系统1100还可以包括充当用于改善控制器1110的操 作的高速缓冲存储器的快速DRAM器件和/或快速SRAM器件。根据本发明 构思的实施方式的场效应晶体管可以提供在电子系统1100的任何部分中。

电子系统1100可以应用于个人数字助理（PDA）、便携式计算机、上网 本、无线电话、移动电话、数字音乐播放器、存储卡或其它电子产品。其它 电子产品可以无线地接收或传送信息/数据。

根据本发明构思的实施方式，场效应晶体管可以改善迁移率特性。

根据本发明构思的实施方式，场效应晶体管可以改善阈值电压的分布。

虽然已经参考示例实施方式描述了本发明构思，但是对于本领域的技术 人员来说显然地是，可以进行各种改变和变形而不脱离本发明构思的精神和 范围。因此，应该理解，以上实施方式不是限制性的，而是说明性的。因而， 本发明构思的范围将由随附的权利要求书及其等效物的可允许的最宽解释 确定，而不会受前述描述约束或限制。

本申请要求2012年3月21日提交的韩国专利申请No.10-2012-0028996 的优先权，其全部内容通过引用结合于此。