封装衬底中具有集成无源器件的集成数字和射频片上系统器件及其制造方法

摘要

在包括数字处理器和RF集成电路器件的混合片上系统（SoC）（DP-RFIC器件）和用于混合器件的封装衬底之间划分前端模块射频（RF）器件的功能。组装方法包括形成与封装衬底一体的电感器和变压器以及接近电感器和变压器安装DP-RFIC器件。

说明书

技术领域

公开的实施例涉及包括设置于封装衬底中的无源器件的集成数字和射 频器件以及制造它们的工艺。

附图说明

为了理解获得实施例的方式，将通过参考附图给出上文简述的各实施 例的更具体描述。这些附图绘示的实施例未必是按比例绘制的，并且不应 被认为是限制范围。将利用附图以额外的特异性和细节来描述和解释一些 实施例，附图中：

图1是根据示例实施例的芯片设备的截面正视图；

图2是根据示例实施例的芯片设备的截面正视图；

图3是根据示例实施例的芯片设备的截面正视图；

图4是根据示例实施例的芯片设备的截面正视图；

图5是根据示例实施例的芯片设备的截面正视图；

图6是根据示例实施例的芯片设备的截面正视图；

图7是根据示例实施例的芯片设备的截面正视图；

图8是根据示例实施例的凸起电感器的透视正视图线框；

图8a是根据实施例在图8中所示的凸起电感器的侧视图细节；

图8b是根据实施例在图8中所示的凸起电感器的侧视图细节；

图9是根据示例实施例的凸起电感器的透视正视图线框；

图10是根据示例实施例的堆叠通孔电感器的透视正视图线框；

图11是根据示例实施例的复合凸起和堆叠通孔电感器的透视正视图线 框；

图12是根据示例实施例的变压器的透视正视图；

图13是根据示例实施例的电感器的透视正视图；

图14是根据示例实施例的电感器的透视正视图；

图15是根据示例实施例的变压器的透视正视图；

图16是使用本公开中阐述的平面变压器实施例的封装上巴伦（balun） 的顶部平面图；

图17是图16所示的三电容器一变压器装置的电路图；

图18是根据示例实施例的四层线性或圆形电感器的顶部平面图；

图18a、18b、18c和18d示出了图18中所示变压器的组装；

图19是根据示例实施例在封装衬底中使用混合SoC和集成线圈的半导 体封装的线框分解透视图；

图20是图19所示的四电容器四电感器装置的电路图；

图21是根据示例实施例在安装衬底中使用混合SoC和集成线圈的半导 体封装的顶部平面图；

图22是根据示例实施例的过程和方法流程图；以及

图23是根据实施例的计算/通信系统的示意图。

具体实施方式

混合芯片实施例在混合半导体衬底上包括数字处理器（DP）和射频集 成电路（RFIC）功能的过程已被公开。这样一来，片上系统（SoC）包括 设置于封装衬底上的混合DP-RFIC芯片。将支撑RFIC的无源器件耦合到 RFIC但设置于封装衬底上或其中。无源器件包括电感器和变压器，它们是 被制作成与封装衬底集成的凸起电感器或金属电感器和变压器的金属结 构。

现在将参考附图，其中可以为类似的结构提供类似的下标附图标记。 为了更清楚地示出各实施例的结构，这里包括的附图是集成电路结构的图 解表示。于是，例如在显微照相中制造的集成电路结构的实际外观可能显 得不同，同时仍然结合了图示实施例所主张的结构。此外，附图可以仅显 示对理解图示实施例有用的结构。可能不包括现有技术中已知的额外结构 以保持附图的清晰。

图1是根据示例实施例的芯片设备100的截面正视图。片上系统（SoC） 110包括设置于封装衬底112上的DP-RFIC混合器件110。DP-RFIC混合器 件110包括数字处理器部分114和RFIC部分116。在实施例中，SoC110 包括DP-RFIC混合加图形部分。因此，可以将本SoC110实施例称为 DP-G-RIRC混合结构110。在下文中，公开的SoC实施例可以是DP-RFIC 混合结构或DP-G-RFIC混合结构。

芯片设备100被示为简化形式，其包括DP有源器件和支撑DP部分114 的后端金属化部115，以及RFIC有源和无源器件和支撑RFIC部分116的 金属化部117。在实施例中，封装衬底112是无核衬底112。DP-RFIC器件 110和封装衬底112之间的电连通是通过电凸起执行的，利用数字118表示 其中的一个电凸起。如图所示，DP-RFIC110是利用电凸起118设置于封装 衬底112上的倒装芯片110。

在实施例中，在RFIC116和封装衬底112之间部署前端模块RF无源 器件。如图所示，电感器由两个电凸起118、两个金属焊盘122、两个导电 接头124以及两个金属焊盘122之间的迹线123形成，所述导电接头124 连接电凸起118和金属焊盘。也可以将作为单个环路部分的电感器称为线 圈，也可以将本实施例称为垂直电感器。由承载附图标记120的方向箭头 例示电感器中的感应电流120。因此将感应电流流动120通过封装衬底112 耦合到RFIC116，其中它只限于DP-RFIC混合器件110和封装衬底112之 间的电凸起连接器118。在根据实施例的RFIC116的硅之内从概念上示出 了RF优质电容器126。本实施例的结果是，将前端模块无源器件、垂直电 感器120从RFIC116的硅中分离出来，为有源器件留出更多空间。此外， 将更大的电感器从RFIC116分割开有助于减小芯片尺寸。而且，可以改善 电气性能。而且，分割更大的电感器使得RF电路能够工作于低电阻率硅衬 底上。

作为前端模块无源器件，RF优质电容器126保持在RFIC116的硅之 内，其中可以利用高介电常数（高k）材料制造它，以与垂直电感器相比， 实现有用的电容和有用的小尺寸。在实施例中，电容器126是二极管。在 本实施例中，通过分割RF无源器件实现分布式RF架构，其中从RFIC116 的硅中移除电感器120，但电容器和/或二极管126保持在硅中，其中可以 利用高k电介质制造它们。

可以意识到，“硅”可以指任何有用的半导体材料，例如Si、GaAs、InSb 等，但每种材料都可以具有对给定应用有用的不等价的行为。例如，半导 体衬底可能表现出从0.1毫欧-cm到1000欧姆-cm范围的电阻率，并且是任 何有用的硅。在实施例中，使用32纳米架构设计规则来制造SoC混合器件 110，例如由加利福尼亚Santa Clara的Intel Corporation制造的SoC处理器。 在实施例中，使用22纳米架构设计规则来制造SoC混合器件110。可以在 公开的实施例中实施其他几何结构，包括更大和更小的那些。在任何情况 下，通过将芯片上RF电容器与封装上RF电感部件互连来形成分布式RF 架构，以根据给定应用的需要实现各种有用的RF滤波和阻抗/功率/噪声匹 配。例如，与集成无源器件电感器5-25的范围相比，安装的封装衬底的或 集成的电感器可能表现出从10到100范围中的品质因数Q。

图2是根据示例实施例的芯片设备200的截面正视图。SoC110包括设 置于封装衬底212上的DP-RFIC混合器件210。DP-RFIC混合器件210包 括数字处理器部分214和RFIC部分216。芯片设备200被示为简化形式， 其包括DP有源器件和支撑DP部分214的金属化部215，以及RFIC有源 和无源器件和支撑RFIC部分216的金属化部217。

DP-RFIC器件210和封装衬底212之间的电连通是通过电凸起执行的， 利用数字218表示其中的两个电凸起。如图所示，DP-RFIC210是利用电凸 起218设置于封装衬底212上的倒装芯片210。

在实施例中，在RFIC216和封装衬底212之间部署前端模块RF无源 器件。如图所示，电感器由两个通孔堆叠体形成，每个通孔堆叠体都以电 凸起218开始并且以金属焊盘222结束（沿Z方向前进）。两个金属焊盘222 之间的迹线223耦合两个通孔堆叠体。也可以将作为单个环路部分的电感 器220称为线圈。由附图标记220的方向箭头例示电感器中的感应电流220。 因此通过封装衬底212将感应电流流动耦合到RFIC216，其中它包括两个 通孔堆叠体。在根据实施例的RFIC216的硅之内从概念上示出了RF优质 电容器226。本实施例的结果是，将前端模块无源器件220从RFIC216的 硅中分离并分割出来，为有源器件留出更多空间。

作为前端模块无源器件，RF优质电容器226保持在RFIC216的硅之 内，其中可以利用高k材料制造它，以与垂直电感器220相比，实现有用 的电容和有用的小尺寸。在实施例中，电容器226是二极管。在本实施例 中，实现RF无源器件的分割，其中从RFIC216的硅中移除电感器220， 但电容器和/或二极管226保持在硅中，其中可以利用高k电介质制造它们。

图3是根据示例实施例的芯片设备300的截面正视图。SoC310包括设 置于封装衬底312上的DP-RFIC混合器件310。DP-RFIC混合器件310包 括数字处理器部分314和RFIC部分316。芯片设备300被示为简化形式， 其包括DP有源器件和支撑DP部分314的后端金属化部315，以及RFIC 有源和无源器件和支撑RFIC部分316的金属化部317。在实施例中，封装 衬底312是无核衬底312。DP-RFIC器件310和封装衬底312之间的电连通 是通过电凸起执行的，利用数字318表示其中一个电凸起。如图所示， DP-RFIC310是利用电凸起318设置于封装衬底312上的倒装芯片310。

在实施例中，在RFIC316和封装衬底312之间部署前端模块RF无源 器件。如图所示，利用附图标记320表示三个电感器和/或变压器，并混合 在RFIC316的金属化部317之间。在实施例中，在RFIC316的硅中，与 有源器件一起制造电感器和/或变压器320，利用附图标记328示出了其中 一个有源器件。在根据实施例的RFIC316的硅之内从概念上示出了RF优 质电容器326。在实施例中，电容器326是二极管。本实施例的结果是，将 前端模块无源器件、电感器和/或变压器320从RFIC316的硅中分离出来， 为其中的有源器件留出更多空间。此外，将更大的电感器从RFIC116分割 开有助于减小芯片尺寸。而且，可以改善电气性能。而且，分割更大的电 感器使得RF电路能够工作于低电阻率硅衬底上。作为前端模块无源器件， RF优质电容器326保持在RFIC316的硅之内，其中可以利用高k材料制 造它，以与可以混合于金属化部317之内的电感器相比，实现有用的电容 和有用的小尺寸。

图4是根据示例实施例的芯片设备400的截面正视图。SoC410包括设 置于封装衬底412上的DP-RFIC混合器件410。DP-RFIC混合器件410包 括数字处理器部分414和RFIC部分416。芯片设备400被示为简化形式， 其包括DP有源器件和支撑DP部分414的后端金属化部415，以及RFIC 有源和无源器件和支撑RFIC部分416金属化部417。在实施例中，封装衬 底412是无核衬底412。DP-RFIC器件410和封装衬底412之间的电连通是 通过电凸起执行的，利用数字418表示其中一个电凸起。如图所示，DP-RFIC 410是利用电凸起418设置于封装衬底412上的倒装芯片410。

在实施例中，在RFIC416和封装衬底412之间部署前端模块RF无源 器件。如图所示，分别利用附图标记120、220、320和420示出四个电感 器和/或变压器。垂直电感器120是根据图1所述和所示的实施例的倒装芯 片（C4）凸起电感器120。垂直电感器220是根据图2所述和所示的实施 例的堆叠通孔电感器220。图3中所示的电感器320混合于根据实施例的 RFIC416的金属化部417中。在实施例中，在RFIC416的硅中或金属化部 417中制造至少一个电感器320。在概念上，垂直平面电感器420也被示为 与封装衬底412是一体的。垂直平面电感器410也可以称为三维（3D）电 感器，如接下来公开的实施例中将要示出的那样。

封装衬底412被示为具有三级金属化部，包括第一级450、第二级460 和后续级470。可以理解，在给定封装衬底中可以存在超过三级，无论用于 形成前端RF无源器件还是支撑给定的混合SoC装置或两者兼之。

RFIC部分416中存在有源器件，利用附图标记428示出了其中之一。 在根据实施例的RFIC416的硅之内从概念上示出了RF优质电容器426。 在实施例中，电容器426是二极管。

本实施例的结果是，将前端模块无源器件、电感器和/或变压器120、 220、320和420从RFIC416的硅中分割并分离出来，为其中的有源器件留 出更多空间。作为前端模块无源器件，RF优质电容器426保持在RFIC416 的硅之内，其中可以利用高k材料制造它，以与可以混合于金属化部417 之内或部署成与封装衬底412一体的电感器相比，实现有用的电容和有用 的小尺寸。

图5是根据示例实施例的芯片设备500的截面正视图。本实施例包括 与前端有源器件芯片530一起设置于封装衬底512上的SoC混合芯片510， 前端有源器件芯片530也设置于多层封装衬底512上。两个芯片510和530 分别具有芯片上RF电容器526和536，可以利用在硅/GaAs后端上发现的 层间电介质材料将其实现为金属绝缘体金属（MIM）电容器或多指电容器 （MFC）。芯片设备500被示为具有封装上电感器和/或变压器120、220、 320和420，例如凸起电感器120或通过对与封装衬底512一体的金属层进 行构图以实现对给定SoC RFIC应用而言有用的具体电感值品质因数。

在实施例中，利用单层封装衬底512实现电感器。在实施例中，利用 多层封装衬底512实现电感器。已经公开了其示例，在本公开中进一步阐 述其更多示例。利用诸如倒装芯片凸起518的第一级互连将管芯510和530 组装到封装衬底512。在实施例中，使用无凸起的构建层通孔进行无凸起组 装。

封装衬底512上的电连接和电感器以及硅510和530上的那些使得在 一个或多个可用于信号滤波、信号平衡或阻抗匹配的电感-电容（LC）网络 中采用选定的电感器和电容器。在实施例中，根据RF信号是正在被接收还 是从给定管芯510和/或530被广播，在同一硅510或同一封装衬底512上 的不同位置，将副混合电路实现若干次。在实施例中，根据RF信号是正在 被接收还是从给定管芯510和/或530被广播，在同一硅510或同一封装衬 底512上的不同位置，将相似但并非完全一样的混合电路实现若干次。

在实施例中，这种实施方式之一在芯片设备500经受RF信号的任何接 口处是有用的。在实施例中，在SoC芯片510中诸如电感器320处实现RF 前端，在SoC芯片510上实现RF前端电容器526。在实施例中，在封装衬 底512上实现有限离散的或芯片电容器527，以补充支撑RFIC516的混合 LC前端RF网络。现在可以认识到，可以在芯片设备500的RF前端功能 中实施比所有图示的电感器实施例更少。

图6是根据示例实施例的芯片设备600的截面正视图。示出了与图5 所示类似的结构。此外，沿SoC倒装芯片610包括DP部分614和RFIC部 分616的一侧在封装衬底612上安装引线键合的管芯632。

与图5所示的芯片设备500的X-Z取向相反，在Y-Z取向上显示芯片 设备600，以例示图6中所示芯片设备600的平面图既能够揭示C4有源器 件芯片530又能够揭示根据实施例的引线键合芯片632的实施例。现在可 以认识到，可以在芯片设备600的RF前端功能中实施比所有图示的电感器 实施例更少。

图7是根据示例实施例的芯片设备700的截面正视图。本实施例包括 与两个前端有源器件芯片730一起设置于封装衬底712上的SoC混合芯片 710，前端有源器件芯片730也设置于多层封装衬底712上。此外，在封装 衬底712上设置两个硅基集成无源器件（IPD）720。IPD720也可以是基于 玻璃、基于氧化铝或基于低温共烧陶瓷（LTCC）的器件。

此外，在实施例中，沿SoC倒装芯片710包括DP部分714和RFIC部 分716的一侧在封装衬底712上安装引线键合的管芯732。在实施例中，IPD 720提供对具体实施有用的中等Q值。在实施例中，IDP具有范围从5到 25的Q。在实施例中，电感器120、220、320和420中的任一个都具有范 围从10到100的Q值。

SoC710具有芯片上RF电容器726，可以利用在硅/GaAs后端上发现 的层间电介质材料将其实现为MIM电容器或MFC。封装700被示为具有 封装上电感器和/或变压器120、220、320和420，例如凸起电感器120或 通过对与封装衬底712一体的金属层进行构图以实现对给定应用而言有用 的具体电感值品质因数。

在实施例中，利用单层封装衬底712实现电感器。在实施例中，利用 多层封装衬底712实现电感器。已经公开了其示例，在本公开中进一步阐 述其更多示例。利用诸如倒装芯片凸起718的第一级互连将管芯710和730 组装到封装衬底712。在实施例中，使用无凸起的构建层通孔进行无凸起组 装。

封装衬底712上的电连接和电感器以及硅710和730上的那些使得在 一个或多个可用于信号滤波、信号平衡或阻抗匹配的一个或多个LC网络中 采用选定的电感器和电容器。在实施例中，根据RF信号是正在被接收还是 从给定管芯710和/或730被广播，在同一硅710或同一封装衬底712上的 不同位置，将副混合电路实现若干次。在实施例中，根据RF信号是正在被 接收还是从给定管芯710和/或730被广播，在同一硅710或同一封装衬底 712上的不同位置，将相似但并非完全一样的混合电路实现若干次。

在实施例中，这种实施方式之一在芯片设备700经受RF信号的任何接 口处是有用的。在实施例中，在SoC芯片710中诸如电感器320处实现RF 前端，在SoC芯片710上实现RF前端电容器726。在实施例中，IPD720 实现于封装衬底712上以补充混合LC网络。现在可以认识到，可以在芯片 设备700的RF前端功能中实施比所有图示的电感器实施例更少。

图8是根据示例实施例的两个凸起电感器820的透视正视图线框 （wireframe）。一个凸起电感器801（图8a）由两个电凸起818、两个金属 焊盘822、两个导电接头824和两个金属焊盘822之间的底部迹线823形成， 导电接头824连接电凸起818和金属焊盘822。一个凸起电感器802（图8b） 由四个电凸起、四个金属焊盘、连接电凸起和金属焊盘的四个导电接头、； 两个金属焊盘之间的两条底部迹线823和顶部迹线825形成。也可以将作 为单个环路部分的电感器801称为线圈，也可以将本实施例称为垂直电感 器。电感器802包括三个依次耦合以形成环路的线圈段。电凸起818可以 通过在管芯上镀覆形成。为了例示的方便，凸起818好象是位于封装衬底 812上。

图8a是根据实施例在图8中所示的凸起电感器的侧视图细节。可以在 图8中看出凸起电感器801，它被表示为单个线圈段电感器。也可以将凸起 电感器801称为二凸起电感器801。

图8b是根据实施例在图8中所示的凸起电感器的侧视图细节。可以在 图8中看到凸起电感器802，它被表示为具有曲折电流通路的三重线圈段电 感器。也可以将凸起电感器802称为四凸起电感器802。现在可以理解，可 以由图8b中所示的凸起中的三个形成三凸起电感器。

图9是根据示例实施例的凸起电感器920的透视正视图线框。凸起电 感器920是六凸起电感器，包括六个电凸起918、金属焊盘922、连接电凸 起918和金属焊盘922的导电接头924、金属焊盘922之间的底部迹线923 和两条顶部迹线925。电感器920设置于SoC混合器件实施例和封装衬底 实施例912之间。

图9a是根据实施例在图9中所示的凸起电感器的侧视图细节。在图9 中可以看出六凸起电感器920，它被表示为依次耦合以形成环路的五线圈段 电感器920。可以在图9中看到凸起电感器920，可以看到它具有曲折电流 通路。

图10是根据示例实施例的堆叠通孔电感器1020的透视正视图线框。 堆叠通孔电感器1020是六堆叠通孔电感器1020，包括六个通孔堆叠体、六 个金属焊盘1022、金属焊盘1022之间的三条底部迹线1023和两个顶部迹 线1025。

图10a是根据实施例在图10中所示的堆叠通孔电感器的侧视图细节。 在图10中可以看出六堆叠通孔电感器1020是与封装衬底1012一体的。在 图10中可以看出，堆叠通孔电感器被表示为依次耦合以形成环路的五线圈 段电感器1020。可以在图10中看到堆叠通孔电感器1020，可以看到它具 有曲折电流通路。

图11是根据示例实施例的复合凸起和堆叠通孔电感器1120的透视正 视图线框。复合凸起和堆叠通孔电感器1120是六凸起和六通孔堆叠体电感 器1120，根据实施例，使得电流首先流经凸起，进入通孔堆叠体，之后流 入底部金属焊盘1122中，然后进入迹线1123中。从底部迹线1123开始， 电流然后流入相邻的通孔堆叠体中并进入凸起1118中。接下来，电流流过 顶部迹线1125。

图11a是根据实施例在图11中所示的通孔堆叠体电感器的侧视图细节。 在图11中可以看出六复合凸起和通孔堆叠体电感器1120是与封装衬底 1112一体的。在图11中可以看出，复合凸起通孔堆叠体电感器被表示为依 次耦合以形成环路的五线圈段电感器1120。可以在图11中看到复合凸起通 孔堆叠体电感器1120，可以看到它具有曲折电流通路。

图12是根据示例实施例的变压器1220的透视正视图。变压器1220可 以与诸如任何封装衬底实施例的封装衬底一体，可以将其配置成例如与根 据非限制性示例，图4中所示的封装衬底412一体。

变压器1220包括第一电感器，其包括第一线圈1252和第三线圈1272。 第一线圈1252位于封装衬底的第一级1250。例如，图4中所示的封装衬底 412具有第一级450。第一线圈1252包括第一外金属焊盘1254和第一内金 属焊盘1256。第一中心通孔1290与第一级1250和第一内金属焊盘1256处 的第一线圈1252接触。第一电感器还包括封装衬底的第三级1270处的第 三线圈1272。第三线圈1272包括与第一中心通孔1290接触的第三内金属 焊盘1276和第三外金属焊盘1274。

变压器1220包括第二电感器，其包括封装衬底的第二级1260处的第 二线圈1262。第二级1260在第一级1250和第三级1270之间。第二线圈 1262包括与第二中心通孔1292接触的第二内金属焊盘1266和第二外金属 焊盘1264。

第一电感器开始于第一外金属焊盘1254并终止于第三外金属焊盘 1274。第二电感器开始于第二外金属焊盘1264并终止于第二内金属焊盘 1266。现在可以认识到，这个变压器1220表现出第一电感器和第二电感器 之间2：1的变换比。也可以将这个变压器实施例1220称为折叠电感器1220， 由于两个线圈被横向折叠到彼此中。也可以将这个变压器实施例1220称为 三层二电感器折叠电感器1220。

在实施例中，第一线圈1252和第三线圈1272可以串联或并联电连接。 在第一线圈1252和第三线圈1272串联连接时，电感是中间或第二电感器 的两倍。在第一线圈1252和第三线圈1272并联连接时，电感是中间电感 器的一半。不同的连接配置允许有阻抗匹配和信号平衡所需的不同电感比。

图13是根据示例实施例的电感器1320的透视正视图。电感器1320可 以与诸如任何封装衬底实施例的封装衬底一体，可以将其配置成例如与根 据非限制性示例，图4中所示的封装衬底412一体。

电感器1320包括第一级处的第一线圈1352、第二级处的第二线圈 1360、第三级1370处的第三线圈以及第四级1380处的第四线圈1382。

第一线圈1352包括第一外金属焊盘1354和向内盘旋到第一内金属焊 盘1356的第一线圈1352。第一中心通孔1390与第一内金属焊盘1356处的 第一线圈1352接触。电感器1320从中心通孔1390处的第一线圈1352延 续，中心通孔1390与第二内金属焊盘1366处的第二线圈1362接触。第二 线圈1362从第二内金属焊盘1366向外盘旋到第二外金属焊盘1364。第二 外金属焊盘1364通过周边通孔接触到封装衬底第三级1370处的第三线圈 1372的第三外金属焊盘1374。第三线圈1372包括与第一中心通孔1390正 下方（在Z方向上）的中心通孔（在图中模糊）接触的第三内金属焊盘（在 图中模糊）。第三线圈1372通过图中模糊的中心通孔耦合到第四级1380处 的第四线圈1382。第四线圈1382向外盘旋到第四外金属焊盘1384。

因此电感器1320利用四个并联的平面螺旋形线圈工作，并且可用于几 种RF应用，其支撑根据实施例的混合DP-RFIC器件的RF部分。也可以将 电感器1320称为四层单电感器1320。

图14是根据示例实施例的电感器1420的透视正视图。电感器1420可 以与诸如任何封装衬底实施例的封装衬底一体，可以将其配置成例如与图4 中所示的封装衬底412一体。

电感器1420包括第一级1450处的第一线圈1452和第二级1460处的 第二线圈1462。

第一线圈1452包括第一外金属焊盘1454和向内盘旋到第一内金属焊 盘1456的第一线圈1452。第一中心通孔1490与第一级1450和第一内金属 焊盘1456处的第一线圈1452接触。电感器1420从中心通孔1490处的第 一线圈1452延续，中心通孔1490与第二内金属焊盘1466处的第二线圈1462 接触。第二线圈1462从第二内金属焊盘1466向外盘旋到第二外金属焊盘 1464。

因此电感器1420利用两个并联的平面螺旋形线圈工作，并且可用于几 种RF应用，其支撑根据实施例的混合DP-RFIC器件的RF部分。也可以将 电感器1420称为两层单电感器1420。

图15是根据示例实施例的变压器1520的透视正视图。变压器1520可 以与诸如任何封装衬底实施例的封装衬底一体，可以将其配置成例如与根 据非限制性示例，图4中所示的封装衬底412一体。

变压器1520包括第一电感器，其包括第一级1550处的第一线圈1552 和第二级1560处的第二线圈1562。第一线圈1552包括第一外金属焊盘1554 和向内盘旋到第一内金属焊盘1556的第一线圈1552。第一中心通孔1590 与第一级1550和第一内金属焊盘1556处的第一线圈1552接触。第一电感 器从中心通孔1590处的第一线圈1552延续，中心通孔1590与第二内金属 焊盘1566处的第二线圈1562接触。第二线圈1562从第二内金属焊盘1566 向外盘旋到第二外金属焊盘1564。

变压器1520包括第二电感器，其包括第一级1550处的第三线圈1572 和第二级1560处的第四线圈1582。第三线圈1572包括第三外金属焊盘 1574，第三线圈1572向内盘旋到第三内金属焊盘1576。第二中心通孔1592 与第一级1550和第一内金属焊盘1576处的第三线圈1572接触。电感器1520 从第二中心通孔1592处的第三线圈1572延续，第二中心通孔1592与第二 内金属焊盘1586处的第四线圈1582接触。第四线圈1582从第四内金属焊 盘1586向外盘旋到第四外金属焊盘1584。

因此变压器1520利用两个折叠并联的平面螺旋形电感器工作，可用于 几种RF应用，其支撑根据实施例的混合DP-RFIC器件的RF部分。也可以 将变压器1520称为折叠二层二电感器变压器1520。因此，变压器包括两个 平面折叠的电感器，它们是交织的螺旋结构。每个电感器都具有通过折叠 根据实施例的两个Marchand型巴伦形成的3D结构。在封装衬底的不同层 上实现每个螺旋电感器的两半以能够实现两个电感器的正电磁耦合。正耦 合包括旋转底部电感器螺旋，使得电流流动方向在顶部和底部一半是相同 的。同一电感器的两半之间的电磁耦合使得总电感能够大于各个电感线圈 之和。在折叠电感器实施例中，将垂直电磁耦合增加给横向电磁耦合。这 增大了两个个体电感器之间的总电磁耦合系数。

图16是使用本公开中阐述的平面变压器实施例的封装上巴伦1600的 顶部平面图。在封装衬底1612上，与以简化形式示出的一个封装上巴伦1620 一起配置两个交错的电容器1640和1642。平行板电容器1626也被示为具 有四叶，每叶都表现出有用的形状因子。但是为了例示简单，每个的形状 因子是不同的，但在周边是类似的，以在相邻电容器极板之间提供基本相 同的表面面积。

图17是图16所示的三电容器一变压器装置的电路图1700。三个电容 器被示为C1、C2和C3，从图16分别为其赋予结构1640、1642和1626。 三个电感器被示为N1、N2和N3。变压器包括一个单端主电感器N1和一 个中间抽头的差分端接的辅助电感器N2-N3。中心抽头允许辅助电感器 N2-N3的两半在电气上是相同的。主电感器和辅助电感器彼此电磁耦合。

图17中所示的电路可以用作根据任何所公开半导体封装实施例及其本 领域公认等价物的半导体封装的一部分。

图18是根据示例实施例的四层圆形变压器1820的顶部平面图。变压 器1820可以与诸如任何封装衬底实施例的封装衬底一体，可以将其配置成 例如与根据示例，图4中所示的封装衬底412一体的垂直平面电感器420 实施例。

变压器1820包括第一线圈1852、第二线圈1862、第三线圈1872和第 四线圈1882。第一线圈1852包括第一外金属焊盘1854，第一线圈1852向 内盘旋到与第一线圈1852接触的第一中心通孔1890。第一中心通孔1890 连接到地，以便于配置成变压器。

图18a、18b、18c和18d示出了图18中所示变压器1820的组装。在 18a，在第四层形成第一线圈1852并将其附着于第一外金属焊盘1854。在 18b，将第二线圈1862附着于周边通孔1892并沿与第一线圈1852相反的 绕线方向向内盘旋。在18c，将第三线圈1872附着于第一中心通孔1890并 利用第一线圈1852完成第一电感器。可以看出第三线圈1872是与第一线 圈1852以相同方向缠绕的。在18d，将第四线圈1882附着于第四外金属焊 盘1884。可以看出第四线圈1882是与第二线圈1862以相同方向缠绕的。 第二线圈1862和第四线圈1882完成了第二电感器。

图19是根据示例实施例在封装衬底1912中使用混合SoC1910和一体 线圈的半导体封装1900的线框分解透视图。如图所示，将半导体封装1900 配置为射频带通滤波器。

SoC1910包括设置于封装衬底1912上的DP-RFIC混合器件1910。 DP-RFIC混合器件1910包括数字处理器部分1914和RFIC部分1916。以 简化形式示出了芯片设备1900，其包括支撑DP1912的DP金属化部1915 以及支撑RFIC1916的RFIC金属化部（未示出）。在实施例中，封装衬底 1912是无核衬底1912。DP-RFIC器件1910和封装衬底1912之间的电连通 是通过根据任何公开的实施例或根据已知技术的电凸起执行的。如图所示， DP-RFIC1910是利用电凸起制造于封装衬底1912上的倒装芯片1910。

在实施例中，在RFIC1916和封装衬底1912之间部署前端模块RF无 源器件。如图所示，在封装衬底1912中形成四个电感器，其中之一由附图 标记1920表示。通过非限制性示例实施例例示四个两级单线圈电感器。根 据给定的应用，线圈1920可以包括任何公开的电感器或变压器实施例。不 过，如图所示，线圈1920是电感器。

在根据实施例的RFIC1916的硅之内从概念上示出了RF优质电容器 1926。本实施例的结果是，将前端模块无源器件、垂直平面电感器1920从 RFIC1916的硅中分离并分割出来，为硅1916之内的有源器件留出更多空 间。这样一来，通过分割和分离无源器件电感器/变压器，使用更大的前端 RF有用的线圈支撑RFIC1916。

作为前端模块无源器件，RF优质电容器1926保持在RFIC1916的硅 之内，其中可以利用高k电介质材料制造它，以与电感器相比，实现有用 的电容和有用的小尺寸。在实施例中，电容器1926是二极管。在本实施例 中，实现RF无源器件的分割，其中从RFIC1916的硅中移除电感器1920， 但电容器和/或二极管1926保持在硅中，其中可以利用高k电介质制造它们。

图20是图19所示的四电容器四电感器装置的电路图2000。四个电容 器被示为C1、C2、C3和C4，从图19为其赋予结构1926。四个电感器被 示为L1、L2、L3和L4。图20中所示的电路可以用作根据任何所公开半导 体封装实施例及其本领域公认等价物的半导体封装的一部分。

图21是根据示例实施例在封装衬底2112中使用混合SoC2110（表示 为虚线轮廓中的覆盖区）和一体线圈的半导体封装2100的顶部平面图。

SoC2110包括设置于封装衬底2112上的DP-RFIC混合器件2110。 DP-RFIC混合器件2110包括数字处理器部分2114和RFIC部分2116。在 实施例中，SoC2110包括与DP部分2114相邻的图形部分2108。以简化形 式示出了芯片设备2100，示出了有RF能力的封装上巴伦出现了几次。例 如，包括了线圈式电感器或变压器1820，例如图18中所示的结构。与封装 上交叉指型电容器2126一起，还示出了诸如图15中所示的折叠线圈变压 器1520。

可以看出，SoC器件2110的覆盖区跨在根据实施例的封装上电感器和 变压器上方。还可以看出，至少一个高k电容器/二极管1926位于SoC2110 的RFIC部分2116的硅之内。

在实施例中，在RFIC2116和封装衬底2112之间部署前端模块RF无 源器件。如图所示，在封装衬底2112上形成四个封装上无源器件部分。

图22是根据几个实施例的方法流程图2200。

在2210，该方法包括将SoC混合电子器件组装到封装衬底。

在2212，该方法包括，SoC是混合DP-RFIC电子器件。

在2214，该方法包括，SoC包括与DP部分相邻的图形处理器部分。

在2220，该方法包括形成由封装衬底支撑的至少一个前端RF电感器。 在2220，该方法还包括形成由封装衬底支撑的至少一个前端RF变压器的 实施例。术语“被支撑”表示电感器作为一种结构物理地接触封装衬底， 如果不是还与其一体的话。在此定义下，例如在图7中所示的IPD不被封 装衬底支撑。在本公开中将电感器/变压器结构的示例阐述为凸起电感器、 堆叠通孔电感器、垂直平面电感器、垂直平面变压器及其组合。在实施例 中，该方法开始于2220，在该方法中其与2210并行。

在2230，该方法包括将混合SoC器件组装到基础衬底。

图23是根据实施例的计算/通信系统2300的示意图。图示的计算/通信 系统2300（也称为电子系统2300）能够实现混合SoC器件，根据本公开阐 述的若干公开实施例及其等价要件的任一个，其包括具有由封装衬底支撑 的分割前端无源器件的DP-RFIC能力。计算/通信系统2300可以是诸如上 网本计算机的移动装置。计算/通信系统2300可以是诸如无线智能电话的移 动装置。计算/通信系统2300可以是台式计算机。计算/通信系统2300可以 是手持读取器。计算/通信系统2300可以是与汽车一体的。计算机系统600 可以是与电视一体的。

在实施例中，电子系统2300是一种包括系统总线2320以与电子系统 2300的各个部件电耦合的计算机系统。系统总线2320是根据各实施例的单 根总线或总线的任何组合。电子系统2300包括向集成电路2310提供电力 的电压源2330。在一些实施例中，电压源2330通过系统总线2320向集成 电路2310供应电流。

集成电路2310电耦合至系统总线2320并包括根据实施例的任何电路 或电路组合。在实施例中，集成电路2310包括处理器2312，其可以是任何 类型的DP实施例。如这里使用的，处理器2312可以表示任何类型的电路， 例如，但不限于微处理器、微控制器、图形处理器、数字信号处理器或另 一种处理器。在实施例中，处理器2312是这里公开的嵌入式管芯。在实施 例中，在处理器的高速缓存中有SRAM的实施例。集成电路2310中可以包 括的其他类型电路是定制电路或专用集成电路（ASIC），例如用于诸如蜂窝 电话、智能电话、寻呼机、便携式计算机、双向无线电装置和类似电子系 统的无线装置中的通信电路2314。在实施例中，处理器2310包括管芯上存 储器2316，例如静态随机存取存储器（SRAM）。在实施例中，处理器2310 包括嵌入式管芯上存储器2316，例如嵌入式动态随机存取存储器 （eDRAM）。

在实施例中，集成电路2310与本公开中阐述的后续集成电路2311，例 如DP-RFIC SoC混合实施例的RF部分互补。在实施例中，双重集成电路 2310包括嵌入式管芯上存储器2317，例如eDRAM。双重集成电路2311包 括RFIC双重处理器2313，以及双重通信电路2315和双重管芯上存储器 2317，例如SRAM。尤其将双重通信电路2315配置成进行RF处理。

将至少一个无源器件2380耦合到后继集成电路2311，使得RFIC2311 和至少一个无源器件是任何SoC器件的部分，该SoC器件包括DP2310和 RFIC2311能力，具有由封装衬底支撑的分割前端无源器件2380。

在实施例中，电子系统2300还包括外部储存器2340，其又可以包括一 个或多个适于特定应用的存储元件，例如形式为RAM的主存储器2342、 一个或多个硬盘驱动器2344和/或一个或多个处理可移除介质2346的驱动 器，例如软盘、紧致磁盘（CD）、数字多用盘（DVD）、闪速存储器驱动器 和其他现有技术已知的可移除介质。外部储存器2340也可以是嵌入式存储 器2348，例如混合SoC器件，其包括DP-RFIC能力，具有由根据实施例的 封装衬底支撑的分割前端无源器件。

在实施例中，电子系统2300还包括显示装置2350和音频输出2360。 在实施例中，电子系统2300包括诸如控制器2370的输入装置，其可以是 键盘、鼠标、触摸板、小键盘、跟踪球、游戏控制器、微音器、语音识别 装置或任何其他向电子系统2300中输入信息的输入装置。在实施例中，输 入装置2370包括摄像机。在实施例中，输入装置2370包括数字声音记录 器。在实施例中，输入装置2370包括摄像机和数字声音记录器。

基础衬底2390可以是计算系统2300的一部分。在实施例中，基础衬 底2390是保持含电感器的半导体器件衬底实施例的母板。在实施例中，基 础衬底2390是包含电感器的半导体器件衬底实施例安装于其上的板。在实 施例中，基础衬底2390结合了虚线2390之内包含的功能中的至少一个， 是诸如无线通信装置的用户外壳的衬底。

如这里所示，可以在若干不同实施例中实施集成电路2310，包括根据 若干公开的实施例及其等价物的任一个所述，包括具有由封装衬底支撑的 分割前端无源器件的DP-RFIC能力的混合SoC器件，电子系统、计算机系 统，一种或多种制造集成电路的方法，以及一种或多种制造电子组件的方 法，混合SoC器件包括在各实施例中这里阐述的根据若干公开的实施例及 其等价物的任一个所述，包括具有由封装衬底支撑的分割前端无源器件的 DP-RFIC能力。元件、材料、几何结构、尺度和操作序列全都能够改变以 适合特定的I/O耦合要求，包括阵列接触统计、阵列接触配置，混合SoC 器件包括具有由根据若干公开的混合SoC器件的任一个的封装衬底支撑的 分割前端无源器件的DP-RFIC能力，该混合SoC器件包括具有由封装衬底 实施例及其等价物支撑的分割前端无源器件的DP-RFIC能力。

尽管管芯可以指处理器芯片、RF芯片、RFIC芯片、IPD芯片或存储器 芯片，可以在同一句中提到，但不应将其解释为它们是等价结构。在整个 本公开中提到“一个实施例”或“实施例”表示结合实施例描述的特定特 征、结构或特性被包括在本发明的至少一个实施例中。本公开中各个地方 出现短语“在一个实施例中”或“在一实施例中”未必全都指相同的实施 例。此外，可以在一个或多个实施例中通过任何适当方式组合特定的特征、 结构或特性。

可以参考图示的X-Z坐标理解诸如“上”和“下”、“上方”和“下方” 的术语，可以参考X-Y坐标或非Z坐标理解诸如“相邻”的术语。

提供摘要是为了符合37C.F.R.§1.72（b）的规定，即需要一份摘要， 以让读者能够迅速明白技术公开的实质和要点。提交摘要的前提是，不将 摘要用于解释或限制权利要求的范围或含义。

在以上详细描述中，在单个实施例将各种特征分到一起，以便使公开 流畅。本公开的这种方法不应被视为反映例了如下意图，即所主张的发明 实施例需要比每个权利要求中明确枚举的更多特征。相反，如以下权利要 求所反映的，本发明的主题体现在比单一公开的实施例的所有特征更少的 特征中。于是，据此将以下权利要求并入具体实施方式中，每个权利要求 自身代表一个独立的优选实施例。

本领域的技术人员将容易理解，可以对为了解释本发明性质而描述和 例示的各部分和方法阶段的细节、材料和布置做出各种其他变化而不脱离 后附权利要求中表达的本发明原理和范围。