大规模集成电路加速器单粒子试验中粒子注量率选择方法

摘要

大规模集成电路加速器单粒子试验中粒子注量率选择方法，具体为：判断所述大规模集成电路内部是否采DICE设计，若采用了DICE设计，则按ASTMF1192标准规定，对所述大规模集成电路采用高注量率辐照；否则通过大规模集成电路所使用的程序判断所述大规模集成电路是否采用TMR，若采用了TMR，则对所述大规模集成电路采用低注量率辐照，否则通过大规模集成电路所使用的程序判断所述大规模集成电路是否采用EDAC，若采用了EDAC，则对所述大规模集成电路采用低注量率辐照，否则对所述大规模集成电路采用高注量率辐照。本发明比以往只用高注量率辐照，提高了辐照评估准确度。

说明书

技术领域

本发明涉及大规模集成电路加速器单粒子试验中粒子注量率选择方法， 属于辐照试验技术领域。

背景技术

大规模集成电路抗辐射加固保证重要工作内容之一是单粒子翻转试验。 已有的单粒子试验方法，如QJ10005《宇航用器件重离子单粒子试验指南》、 ASTM F1192《重离子引起半导体器件单粒子现象测量指南》，规定地面单 粒子试验用高注量率进行，注量率一般在1～10⁴粒子/cm².s，空间辐射粒子 的注量率一般低于1×10^-3粒子/cm².s，远低于试验用注量率。随着微电子设 计和制造技术的发展，出现许多性能先进的大规模集成电路，如现场可编程 器件（FPGA）、数字信号处理器件（DSP）、用户专用定制器件(ASIC)以 及片上系统（SoC）等。新的大规模电路为了克服单粒子翻转影响，有的内 部已嵌入检错纠错机制，如TMR、EDAC设计等。对于采用TMR设计的SRAM 型FPGA，有试验发现，单粒子功能中断数与注量率存在相关性，不同注量 率下辐照获得翻转错误截面不同[2-5]。大规模集成电路有很多种，假若按照 已有的试验方法，采用高注量率进行辐照试验，将错误地评估器件的抗单粒 子翻转能力。

发明内容

本发明的技术解决问题是：克服现有技术的不足，提供了大规模集成电 路加速器单粒子试验中粒子注量率选择方法，解决了采用高注量率单粒子辐 照试验，评估大规模电路单粒子翻转不准确的问题。

本发明的技术解决方案是：

大规模集成电路加速器单粒子试验中粒子注量率选择方法，其特征在于 步骤如下：

（1）判断所述大规模集成电路内部是否采DICE设计，若采用了DICE设 计，则按ASTM F1192标准规定，对所述大规模集成电路采用高注量率辐照； 否则进入步骤（2）；

（2）通过大规模集成电路所使用的程序判断所述大规模集成电路是否采 用TMR，若采用了TMR，则对所述大规模集成电路采用低注量率辐照，否 则进入步骤（3）；

（3）通过大规模集成电路所使用的程序判断所述大规模集成电路是否采 用EDAC，若采用了EDAC，则对所述大规模集成电路采用低注量率辐照， 否则对所述大规模集成电路采用高注量率辐照。

所述高注量率辐照是指注量率在100～100000个粒子/cm².s范围内。

所述低注量率辐照是指注量率在0～100个粒子/cm².s范围内。

在确定具体使用多大的低注量率进行辐照时，在0～100个粒子/cm².s范 围内选择两个不处于同一数量级的数值进行辐照试验，若所得结果的差值小 于预设值P，则认为所述不处于同一数量级的两个数值均可作为低注量率的 具体值；如果所得试验结果的差值超过预设值P，则选择的注量率还不够低， 需要重新选择更低数量级的注量率进行试验，直到实验结果的差值小于预设 值P。

所述预设值P比所述实验结果中较小的结果小一个数量级。

本发明与现有技术相比的有益效果是：

（1）根据大规模集成电路设计结构和应用的程序，判断其单粒子错误 与注量率是否存在相关性，进而选择辐照注量率，比以往只用高注量率辐照， 提高了辐照评估准确度。

（2）本发明给出了根据器件是否采用DICE结构或无TMR冗余加固设 计或是否采用EDAC，判断单粒子错误与注量率之间是否存在相关性，可操 作性强。

附图说明

图1本发明方法流程图；

具体实施方式

大规模集成电路的单粒子功能中断发生率可能与试验用离子注量率有 关，要准确评估大规模器件的单粒子特性，需要分析器件设计结构和应用的 程序，判断其单粒子错误与注量率是否存在相关性。

如图1所示，本发明提供了一种大规模集成电路加速器单粒子试验中粒 子注量率选择方法，步骤如下：

（1）器件内部采用了DICE抗单粒子加固单元结构，只有当DICE单元中 出现多节点翻转的情况下,DICE单元中逻辑电平才会发生翻转，导致电路出 现错误。在一个单元内部出现多节点翻转的概率很低，因此，采用DICE抗单 粒子加固单元的器件的单粒子错误饱和截面与注量率无关。

通过大规模集成电路的产品手册中记载的参数，或者解剖开该大规模集成 电路，可以判断所述大规模集成电路内部是否采DICE（Dual Interlocked  storage Cell，双互锁存储单元）设计，若采用了DICE设计，则按ASTM F1192 标准规定，对所述大规模集成电路采用高注量率辐照；否则进入步骤（2）， 高注量率辐照是指注量率在100～100000个粒子/cm².s范围内；

（2）大规模集成电路使用了三模冗余加固措施后，根据三模冗余电路的 特点，当一个单元的一个冗余部分出现翻转后，通过三模表决，输出会是正 确的，不会出现翻，电路输出不会出现错误。当一个单元的2个冗余部分出 现翻转后，通过三模表决，输出会出现翻转，导致电路出现错误。如果三模 冗余单元内的数据不及时刷新，会造成错误的积累，出现电路错误。因此， 采取三模冗余加固措施器件的单粒子错误截面与注量率有关

通过大规模集成电路所使用的程序判断所述大规模集成电路是否采用 TMR（Triple Modular Redundancy,三模冗余），若采用了TMR，则对所 述大规模集成电路采用低注量率辐照，否则进入步骤（3）；低注量率辐照 是指注量率在0～100个粒子/cm².s范围内，在确定具体使用多大的低注量率 进行辐照时，在0～100个粒子/cm².s范围内选择两个不处于同一数量级的数 值进行辐照试验，若所得结果的差值小于预设值P，则认为所述不处于同一 数量级的两个数值均可作为低注量率的具体值；如果所得试验结果的差值超 过预设值P，则选择的注量率还不够低，需要重新选择更低数量级的注量率 进行试验，直到实验结果的差值小于预设值P，预设值P比所述实验结果中 较小的结果小一个数量级。

（3）EDAC设计除了采用ECC技术以外，还使用了定时刷新回读措施。 定时刷新回读措施可以消除存储器内部积累的错误。如注量率较大，且定时 刷新频率设定较慢的情况下，内部积累错误无法消除，导致电路出现错误。 采取EDAC设计加固措施器件的单粒子错误饱和截面与注量率有关。

通过大规模集成电路所使用的程序判断所述大规模集成电路是否采用 EDAC（Error Detection and Correction检错纠错），若采用了EDAC，则 对所述大规模集成电路采用低注量率辐照，否则对所述大规模集成电路采用 高注量率辐照。

实施例1ASIC器件单粒子试验注量率选择

1)内部设计结构及应用程序分析

ASIC器件X，内部没有TMR或EDAC设计，采用DICE结构设计，判 断单粒子错误与注量率无关。

2）按照ASTM F1192标准规定，采用高注量率进行辐照试验

ASTM F1192标准规定了单粒子试验注量率要求，可按规定采用高注量 率进行辐照试验。

对该结论进行了试验验证。在不同注量率下进行了单粒子错误测试，试 验结果见表1。从表1可以看出，在不同注量率下辐照，器件单粒子错误截 面无明显差别。

表1ASIC器件试验结果

实施例2SRAM型FPGA器件单粒子试验注量率选择

1)内部设计结构及应用程序分析

SRAM型FPGA器件Y1，内部没有采用DICE结构设计，但采用了TMR 加刷新，判断单粒子错误与注量率有关。

2）采用低注量率进行辐照试验

应在低注量率下进行辐照，当改变注量率一个数量级以上时，器件单粒 子错误截面与注量率无关，则认为注量率合适。

对该结论进行了试验验证。在不同注量率下进行了单粒子错误测试，试 验结果见表2。从表2可以看出，在不同注量率下辐照，器件单粒子错误截 面存在明显差别。

表2FPGA单粒子试验结果

实施例3SRAM型FPGA器件单粒子试验注量率选择

1)内部设计结构及应用程序分析

SRAM型FPGA器件Y2，内部没有采用DICE结构设计，也没有采用 了TMR，判断单粒子错误与注量率无关。

2）按照ASTM F1192标准规定，采用高注量率进行辐照试验

ASTM F1192标准规定了单粒子试验注量率要求，可按规定采用高注量 率进行辐照试验。

对该结论进行了试验验证。在不同注量率下进行了单粒子错误测试，试 验结果见表3。从表3可以看出，在不同注量率下辐照，器件单粒子错误截 面无明显差别。

表3FPGA单粒子试验结果

实施例4DSP器件单粒子试验注量率选择

1)内部设计结构及应用程序分析

DSP器件Z，内部采用EDAC结构设计，判断单粒子错误与注量率有关。

2）采用低注量率进行辐照试验

应在低注量率下进行辐照，当改变注量率一个数量级以上时，器件单粒 子错误截面与注量率无关，则认为注量率合适。

对该结论进行了试验验证。在不同注量率下进行了单粒子错误测试，试 验结果见表4。从表4可以看出，在不同注量率下辐照，器件单粒子错误截 面存在明显差别。

表4DSP单粒子试验结果